【導(dǎo)讀】設(shè)計過程中常見電路的設(shè)計，并以DDR3為實例，討論了PCB設(shè)計知識在實踐當(dāng)中的應(yīng)用。的重要部件之一。印制電路板的創(chuàng)造者是奧地利人保羅·愛斯勒，1936. 年，他首先在收音機(jī)里采用了印刷電路板。1943年，美國人多將該技術(shù)運(yùn)用于軍用收音。機(jī)，1948年，美國正式認(rèn)可此發(fā)明可用于商業(yè)用途。自20世紀(jì)50年代中期起，印刷線。路板才開始被廣泛運(yùn)用。綜述國內(nèi)外對未來印制板生產(chǎn)制造技術(shù)發(fā)展動向的論述基本是一致的，即向高密度，高精度，細(xì)孔徑，細(xì)導(dǎo)線，細(xì)間距，高可靠，多層化，高速傳輸，輕量，薄型方向發(fā)展，在生產(chǎn)上同時向提高生產(chǎn)率，降低成本，減少污染，適應(yīng)多品種、小批量生產(chǎn)方向發(fā)展。印制電路的技術(shù)發(fā)展水平，一般以印制板上的線寬，孔徑，板厚/孔徑比值為代表.關(guān)鍵詞Allegro，PCB設(shè)計，PCB制作工藝，

　　

【正文】 按一般的差分線要求處理； 變壓器的中心抽頭經(jīng)電容接地的信號，線寬要加粗，一般為 20MIL。 變壓器下方，所有的層必須掏空處理，一般添加 ANTI ETCH，寬度在 100MIL 以上。 所有的外來信號都不得穿過變壓器下方，更不允許信號從初次級間跨過； 常規(guī)的 RJ45 下方需做全部掏空處理 ， 如圖 64 所示。 圖 64 網(wǎng)口電路 北華航天工業(yè)學(xué)院畢業(yè)論文 24 光口電路 光口電路由 供電模塊，上拉電阻，光模塊組成，光模塊信號有兩對差分線和六根控制信號線，按常規(guī)信號要求處理即可， 外殼的 GND PIN 一般接在 PGND， 如圖 65 所示。 圖 65 光口電路 （ LDO） 電路由輸入去耦電容，轉(zhuǎn)換芯片，輸出去耦電容，反饋電路組成，布線時，整個電路盡量用鋪銅的形式來處理，輸入 VIA 打在輸入電容前，輸出 VIA 打在輸出電容后；反饋電路 用 20MIL 寬度處理即可，若轉(zhuǎn)換芯片有散熱焊盤時，需在散熱焊盤鋪 SHAPE，均勻加些 VIA，以便更好的散熱 ， 如圖 66所示。 圖 66 LDO 電路 音 頻號一般包括： SPKR_L+/。SPKR_R+/。AC_BITCLK,AC_SDATAOUT,AC_SYNC,AC_SDATAIN 音頻接口的阻抗控制在 75歐，電路由音頻連接器，去耦電容，磁珠，上拉電阻，匹配電阻等組成。布線時線寬盡量加粗，推薦使用 15MIL 的走線，布線盡量遠(yuǎn)離其他線號，盡可能進(jìn)行包地處理。 北華航天工業(yè)學(xué)院畢業(yè)論文 25 接口電路 電路由 VGA 連接器，去耦電容，磁珠，上拉電阻，匹配電阻，供電電源等組成， R,G,B的信號要盡量的粗，（一般為 15MIL）信號相互間距及其他信號的間距應(yīng)盡量大，盡可能的對 R， G， B 信號進(jìn)行包地處理， HSYNC/VSHYNC 是場同步信號，信號按類差分處理進(jìn)行布局，遠(yuǎn)離其他信號，阻抗控制在 75 歐 ， 如圖 67 所示 。 圖 67 VGA 接口電路 電路 電路由測試連接器和上拉電阻組成，有 5根信號線，各信號線的作用如下： TCK：當(dāng) TAP（ TEST ACCESS PORT）運(yùn)行時，用于測試時鐘狀態(tài)信息； TDI（ TEST DATA INPUT）：當(dāng) TAP 運(yùn)行時，用于輸入測試數(shù)據(jù)； TDO（ TEST OUTPUT）：當(dāng) TAP 運(yùn)行時，用于輸出測試結(jié)果； TMS（ TEST MODE SELECT）測試方式選擇； TEST（ TEST RESET）：同步復(fù)位信號， 如圖 68 所示。 圖 68 JTAG 電路 北華航天工業(yè)學(xué)院畢業(yè)論文 26 接口電路 USB 一般有六個管腳，兩個固定管腳，四個信號管腳，（ 1 腳電源， 2 腳 USB_N， 3 腳USB_P， 4 腳 GND）， USB 固定管腳一般不 要直接與數(shù)字地相接，可以通過跨接電容接上數(shù)字地，布線時， USB_N 和 USB_P 要按差分處理，阻抗控 90 歐，考慮 EMC 電磁干擾，會在 4個信號管腳加上磁珠進(jìn)行隔離 ， 如圖 69所示。 圖 69 USB 接口電路 北華航天工業(yè)學(xué)院畢業(yè)論文 27 第 七 章： DDR3 的 PCB 設(shè)計實例 DDR SDRAM 全稱為 Double data rate SDRAM，中文名為“雙倍數(shù)據(jù)流 SDRAM”。 DDR經(jīng)過幾代的發(fā)展，現(xiàn)在市面上主流是 DDR3，而新的 DDR4 也已經(jīng)呼之欲出，甚至已經(jīng)有部分 DDR4 的產(chǎn)品了。 概述 ． FLYBY 設(shè)計 采用 flyby 拓?fù)浣Y(jié)構(gòu)是 DDR3 的最大更新之一，主要目的是提升信號質(zhì)量，來支持更高頻率的設(shè)計。在 layout 設(shè)計上， flyby結(jié)構(gòu)的布線更加簡單，也會更加節(jié)約布線的層數(shù)和空間。同時 DDR3 將地址、控制和時鐘線的端接電阻移到了內(nèi)存條上，所以主板上將不需要任何端接電阻，簡化了主板的設(shè)計，節(jié)約了空間。 電源設(shè)計 DDR3 有三類電源，分別是 VDD、 VTT、和 VREF。 DDR3 的 VDD 電壓降低至 ，比采用 的 DDR2 省電 20%左右。同樣速率下， DDR3 比 DDR2 更加省電，同樣的功耗水平下，DDR3 能跑到更高的速率。 在 DDR3 系統(tǒng)中，對于內(nèi)存系統(tǒng)工作非常重要的參考電壓 VREF 將分為兩個信號，即為命令地址與地址信號服務(wù)的 VREFCA 和為數(shù)據(jù)服務(wù)的 VREFDQ，這將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級。對于 PCB設(shè)計時， VREF 的布局上更加方便把各自的濾波電容處理到位，布線上也能區(qū)分開來，更加容易控制相互之間的干擾。 （ Burst Length， BL）： 由于 DDR3 的預(yù)取為 8bit，所以突發(fā)傳輸周期（ Burst Length， BL）也固定為 8，而對于 DDR2和早期的 DDR架構(gòu)系統(tǒng)， BL=4也是常用的， DDR3為此增加了一個 4bit Burst Chop（突發(fā)突變）模式，即由一個 BL=4 的讀取操作加上一個 BL=4 的寫入操作來合成一個 BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過 A12 地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在 DDR3 內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如 4bit 順序突發(fā)）。 北華航天工業(yè)學(xué)院畢業(yè)論文 28 DDR3 新增的重置（ Reset）功能： 重置是 DDR3 新增的一項重要功能，并為此專門準(zhǔn)備了一個引腳。 DRAM業(yè)界很早以前就要求增加這一功能，如今終于在 DDR3 上實現(xiàn)了。這一引腳將使 DDR3 的初始化處理變得簡單。當(dāng) Reset 命令有效時， DDR3 內(nèi)存將停止所有操作，并切換至最少量活動狀態(tài)，以節(jié)約電力。 在 Reset 期間， DDR3 內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位， DLL（延遲鎖相環(huán)路）與時鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來，將使 DDR3達(dá)到最節(jié)省電力的目的。 新增 ZQ 校準(zhǔn)功能： ZQ 也是一個新增的腳，在這個引腳上接有一個 240 歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準(zhǔn)引擎（ OnDie Calibration Engine， ODCE）來自動校驗數(shù)據(jù)輸出驅(qū)動器導(dǎo)通電阻與 ODT 的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時鐘周期（在加電與初始化之后用 512 個時鐘周期，在退出自刷新操作后用 256 個時鐘周期、在其他情況下用 64 個時鐘周期）對導(dǎo)通電阻和 ODT 電阻進(jìn)行重新校準(zhǔn)。 走線注意事項 時鐘組：差分時鐘信號，每一對信號都是同頻同相的。 ckp0 和 ckn0 為一對。 數(shù)據(jù)組：對主板 64 位 DDR2 內(nèi)存來說數(shù)據(jù)每 8 位（也就是一個 byte）為一組可以分為八組，數(shù)據(jù) dq[0:7]、數(shù)據(jù)掩碼 dqm0、數(shù)據(jù)選通差分信號 dqsp0 和 dqsn0 為一組，以此類推。同個數(shù)據(jù)組的信號應(yīng)該在同一個信號層上走線，換層也應(yīng)該一起換，為了方便在同一個信號層走線可以將數(shù)據(jù)位互換。比如 dq2 信號在走線的時候發(fā)現(xiàn)如果按照原理圖來走線會跟 dq4 交錯，這樣就不得不換層走線，我們通過互換數(shù)據(jù)位就可以使信號走同層，對內(nèi)存來說每一位存進(jìn)什么內(nèi)容讀出也是什么內(nèi)容，互換不會受影響，但是互換的條件必須是在同一組內(nèi) 8 個 bit 之間。 地址 /命令組： MA[0:14]、 BA0、 BA BA RAS、 CAS、 WE 控制組：時鐘使能 CKE、片選 CS、終端電阻選通 ODT 為一組，對內(nèi)存條來說 DIMM0用到了 CKE0、 CKE CS0、 CS ODT0、 ODT1。做板載內(nèi)存設(shè)計的時候，可以只用 CKE0、北華航天工業(yè)學(xué)院畢業(yè)論文 29 CS0、 ODT0，控制 4 片 16 位的內(nèi)存芯片。 一般來說， DDR3 中控制組和地址組一起走 FLYby，這個大組可以換層，而每個數(shù)據(jù)組不能必須同組同層。 由于 DDR 工作頻率高，對信號等長有更嚴(yán)格的要求，實際的 PCB 設(shè)計中對所有信號都進(jìn)行等 長控制是不太現(xiàn)實的，也沒有這個必要，根據(jù) DDR 的實際工作方式，僅需要實現(xiàn)如下的等長約束 ， 如表 71所示 。 表 71 DDR 等長規(guī)則 電平標(biāo)準(zhǔn) 時鐘頻率 信號名稱 備注 SSTL_CLASSI 150M CLK_FPGA1_DDR_P CLK_FPGA1_DDR_N DDRII 時鐘。每對時鐘差分信號等長要求：正負(fù)信號之間允許偏差 10mil SSTL_CLASSI 150M FPGA1_DDR_DQ[31:0] FPGA1_DDR_DQS[3:0] FPGA1_DDR_DM[3:0] 數(shù)據(jù)組內(nèi)等長 要求公差+/25mil。 各數(shù)據(jù)組以時鐘線為準(zhǔn)，公差+/500mil。 SSTL_CLASSI 150M FPGA1_DDR_A[12:0] FPGA1_DDR_RAS* FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK[3:0] 地址命令線等長要求： 對于每片 FPGA 與 DDR 地址命令組與時鐘信號等長公差 +/150mil。 其中差分時鐘之間 (CLK_P 與 CLK_N)等長不大于 5mil。地址、控制組中每個信號都以時鐘 (本規(guī)則中為 CLK_N)為基準(zhǔn)，等長差范 圍設(shè)置為177。 150mil。 數(shù)據(jù)組內(nèi)以 DQ[0]為基準(zhǔn)，等長控制在 25mil 以內(nèi)。各數(shù)據(jù)組之間，以時鐘線為基準(zhǔn)，等長差范圍設(shè)置為 0500mil。 DDR 由于電平擺幅小，對參考電壓穩(wěn)定度要求很高，特別是 Vref 和 VTT。 VREF 電壓作為信號接收端的參考，由于疊加在 VREF 電壓的串?dāng)_或噪聲能直接導(dǎo)致內(nèi)存總線北華航天工業(yè)學(xué)院畢業(yè)論文 30 發(fā)生潛在的時序錯誤、抖動和漂移。因此要求 Vref 具有良好的性能，紋波盡量小(50mV)。目前中興庫中有專用的 DDR 終端匹配電源芯片 (LP2996)，既能提供良好的參考電壓，也能 滿足 DDR 的上電順序要求，該芯片的 SENSE 引腳還能根據(jù)負(fù)載處的實際壓降進(jìn)行補(bǔ)償。 布線方面 VREF 最好和 VTT 在不同平面，以免 VTT 產(chǎn)生的噪聲干擾 VREF。而且無論是在 DDR 控制器端還是 DDR 器端， VREF 腳附近都應(yīng)放置去耦電容，消除高頻噪聲。 VREF 的走線寬度應(yīng)該越寬越好，最好鋪銅，如果走線的話寬度應(yīng)大于 20mil。 Vtt 為終端匹配電阻的電源，由于具有較大的瞬時電流，設(shè)計時應(yīng)考慮電源額定電流，對于一片 DDR 負(fù)載，往往在 2A到 3A，布線時需鋪平面，如果走線則線寬大于應(yīng) 250mil。 Vtt 的去耦電容盡 量靠近匹配電阻，一般按照兩個電阻對應(yīng)一個電容，如果空間夠考慮增加電容。 7. 4．其他總結(jié) 1．有效的利用 DDR 內(nèi)置的 ODT，這樣既節(jié)約 PCB 空間，又能夠獲得更好的匹配效果。 2．使用 FPGA 做控制器時，在允許的情況盡量使用小的 I/O 口驅(qū)動電流，一方面減小信號過沖，另一方面可延長 DDR的使用壽命。 3．如果 DDR使用較高時鐘頻率，可以考慮只使用終端電阻匹配，因為源端串聯(lián)電阻會減慢信號翻轉(zhuǎn)速度。 4．當(dāng)使用多片 DDR 并聯(lián)工作時，布線應(yīng)注意走線的 STUN(比如過孔的位置等 )。 5．等長要求根據(jù)實際時鐘頻率有 關(guān)，時鐘頻率較高的時候需要進(jìn)行仿真。 6．對于多片 FPGA 并聯(lián)使用的情況，共用的時鐘、地址、控制等信號盡量靠近芯片后再分支。 7．在使用排阻進(jìn)行匹配的時候，數(shù)據(jù)組信號的排阻內(nèi)不能有其他信號組的信號。 北華航天工業(yè)學(xué)院畢業(yè)論文 31 第 八 章： PCB 制作工藝 PCB 的分類 1. 以材質(zhì)分 ： (1) 有機(jī)材質(zhì) 酚醛樹脂玻璃纖維 /環(huán)氧樹脂 PolyamideBT/Epoxy 等皆屬之 (2) 無機(jī)材質(zhì) 鋁 Copper Invercopperceramic 等皆屬之主要取其散熱功能 2. 以成品軟硬區(qū)分 (1) 硬板 Rigid PCB (2) 軟板 Flexible PCB (3) 軟硬板 RigidFlex PCB Prepreg：半固化片，又稱預(yù)浸材料，是用樹脂浸漬并固化到中間程度 (B 階 )的薄片材料。半固化片可用作多層印制板的內(nèi)層導(dǎo)電圖形的黏結(jié)材料和層間絕緣。在層壓時，半固化片的環(huán)氧樹脂融化、流動、凝固，將各層電路毅合在一起，并形成可靠的絕緣層。 3. core:芯板，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。 通常我們所說的多層板是由芯板和半固化片互相層疊壓合而成的。而 半固化片構(gòu)成所謂的浸潤層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過程中其厚度會發(fā)生一些變化。 通常多層板最外面的兩個介質(zhì)層都是浸潤層，在這兩層的外面使用單獨(dú)的銅箔層作為