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2025-08-12 17:58本頁面
【導讀】并稱“這18條背下來，沒人敢跟你忽悠CPU?！蔽覀冋J為此貼甚是經典，與大家分享。主頻也叫時鐘頻率，單位是MHz，用來表示CPU的運算速度。很多人認為主頻就決定著CPU的運行速度，這不僅是個片面的，而且對于服務器來講，這個認識也出現(xiàn)了偏差。至今，沒有一條確定的公式能夠實現(xiàn)主頻和實際的運算速度兩者之。從Intel的產品的發(fā)展趨勢，可以看出Intel很注重加強自身主頻的發(fā)展。像其他的處理器廠。家，有人曾經拿過一快1G的全美達來做比較，它的運行效率相當于2G的Intel處理器。信號震蕩的速度。不代表CPU的整體性能。鎖住的）相信這點是很好理解的。但對于服務器CPU來講，超頻是絕對不允許的。以理解為CPU的外頻直接與內存相連通，實現(xiàn)兩者間的同步運行狀態(tài)。間內處理字長為32位的二進制數(shù)據。制就可以表示，所以通常就將8位稱為一個字節(jié)。倍頻系數(shù)是指CPU主頻與外頻之間的相對比例關系。能方面仍然有顯著的提升。
【正文】 的 SMP（對稱多處理器）集成到同一芯片內，各個處理器并行執(zhí)行不同的進程。與 CMP 比較， SMT 處理器結構的靈活性比較突出。但是，當半導體工藝進入 微米以后，線延時已經超過 了門延遲，要求微處理器的設計通過劃分許多規(guī)模更小、局部性更好的基本單元結構來進行。相比之下，由于 CMP結構已經被劃分成多個處理器核來設計，每個核都比較簡單，有利于優(yōu)化設計，因此更有發(fā)展前途。目前， IBM 的 Power 4 芯片和 Sun的 MAJC5200 芯片都采用了 CMP 結構。多核處理器可以在處理器內部共享緩存，提高緩存利用率，同時簡化多處理器系統(tǒng)設計的復雜度。 2020年下半年， Intel和 AMD的新型處理器也將融入 CMP 結構。新安騰處理器開發(fā)代碼為Montecito，采用雙核心設計，擁有最少 18MB片內 緩存，采取 90nm工藝制造，它的設計絕對稱得上是對當今芯片業(yè)的挑戰(zhàn)。它的每個單獨的核心都擁有獨立的 L1， L2 和 L3 cache，包含大約 10億支晶體管。 1 SMP SMP（ Symmetric MultiProcessing），對稱多處理結構的簡稱，是指在一個計算機上匯集了一組處理器 (多 CPU),各 CPU 之間共享內存子系統(tǒng)以及總線結構。在這種技術的支持下，一個服務器系統(tǒng)可以同時運行多個處理器，并共享內存和其他的主機資源。像雙至強，也就是我們所說的二路，這是在對稱處理器系統(tǒng)中最常見的一種（至強 MP 可以 支持到四路， AMD Opteron 可以支持 18 路）。也有少數(shù)是 16 路的。但是一般來講， SMP 結構的機器可擴展性較差，很難做到 100 個以上多處理器，常規(guī)的一般是 8個到 16個，不過這對于多數(shù)的用戶來說已經夠用了。在高性能服務器和工作站級主板架構中最為常見，像 UNIX服務器可支持最多 256個 CPU 的系統(tǒng)。 構建一套 SMP 系統(tǒng)的必要條件是：支持 SMP 的 硬件 包括主板和 CPU；支持 SMP 的 系統(tǒng)平臺，再就是支持 SMP 的 應用軟件 。 為了能夠使得 SMP系統(tǒng)發(fā)揮高效的性能，操作系統(tǒng)必須支持 SMP 系統(tǒng)，如 WINNT、 Linux、以及 UNIX等等 32位操作系統(tǒng)。即能夠進行多任務和多線程處理。多任務是指操作系統(tǒng)能夠在同一時間讓不同的 CPU 完成不同的任務；多線程是指操作系統(tǒng)能 夠使得不同的 CPU 并行的完成同一個任務。 要組建 SMP 系統(tǒng)，對所選的 CPU 有很高的要求，首先、 CPU 內部必須內置 APIC（ Advanced Programmable Interrupt Controllers）單元。 Intel 多處理規(guī)范的核心就是高級可編程中斷控制器（ Advanced Programmable Interrupt ControllersAPICs）的使用；再次，相同的產品型號，同樣類型的 CPU 核心，完全相同的運行頻率；最后，盡可能保持相同的產品序列編號，因為兩個生產批次的 CPU 作為雙 處理器運行的時候，有可能會發(fā)生一顆 CPU負擔過高，而另一顆負擔很少的情況，無法發(fā)揮最大性能，更糟糕的是可能導致死機。 1 NUMA 技術 NUMA 即非一致訪問分布共享存儲技術，它是由若干通過高速專用網絡連接起來的獨立節(jié)點構成的系統(tǒng)，各個節(jié)點可以是單個的 CPU 或是 SMP系統(tǒng)。在 NUMA中， Cache 的一致性有多種解決方案，需要操作系統(tǒng)和特殊軟件的支持。圖 2 中是 Sequent公司 NUMA系統(tǒng)的例子。這里有 3 個 SMP模塊用高速專用網絡聯(lián)起來，組成一個節(jié)點，每個節(jié)點可以有 12個 CPU。像 Sequent的系統(tǒng)最 多可以達到 64個 CPU甚至 256 個 CPU。顯然，這是在 SMP的基礎上，再用 NUMA 的技術加以擴展，是這兩種技術的結合。 1亂序執(zhí)行技術 亂序執(zhí)行（ outoforderexecution），是指 CPU允許將多條指令不按程序規(guī)定的順序分開發(fā)送給各相應電路單元處理的技術。這樣將根據個電路單元的狀態(tài)和各指令能否提前執(zhí)行的具體情況分析后，將能提前執(zhí)行的指令立即發(fā)送給相應電路單元執(zhí)行，在這期間不按規(guī)定順序執(zhí)行指令，然后由重新排列單元將各執(zhí)行單元結果按指令順序重新排列。采用亂序執(zhí)行技術的目的是為了使 CPU 內部 電路滿負荷運轉并相應提高了 CPU 的運行程序的速度。分枝技術：（ branch）指令進行運算時需要等待結果，一般無條件分枝只需要按指令順序執(zhí)行，而條件分枝必須根據處理后的結果，再決定是否按原先順序進行。 1 CPU 內部的內存控制器 許多應用程序擁有更為復雜的讀取模式（幾乎是隨機地，特別是當 cache hit不可預測的時候），并且沒有有效地利用帶寬。典型的這類應用程序就是業(yè)務處理軟件，即使擁有如亂序執(zhí)行（ out of order execution）這樣的 CPU 特性，也會受內存延遲的限制。這樣 CPU必須得等 到運算所需數(shù)據被除數(shù)裝載完成才能執(zhí)行指令（無論這些數(shù)據來自 CPU cache還是主內存系統(tǒng)）。當前低段系統(tǒng)的內存延遲大約是 120－ 150ns，而 CPU速度則達到了 3GHz以上，一次單獨的內存請求可能會浪費 200－ 300次 CPU循環(huán)。即使在緩存命中率（ cache hit rate）達到 99％的情況下， CPU 也可能會花 50％的時間來等待內存請求的結束－ 比如因為內存延遲的緣故。
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