【導(dǎo)讀】FLIP-FLOPS. 1Intorduce. element.Figure1－1Abistablecircuit

　　

【正文】 現(xiàn)在考慮當(dāng)置 1端 S為高電平而置 0 端 R 保持低電平時(shí)會(huì)發(fā)生什么情況。這時(shí)無(wú)論電路的前一狀態(tài)是怎樣的，下方的或非門(mén)的輸出 ?Q n1 都將變?yōu)榈碗娖?。再加?R 也是低電平，這就保證了 Qn 將變?yōu)楦唠娖剑从|發(fā)器被置位為 1）。注意， S不必一直處于高電平，一旦觸發(fā)器被置 1，輸入端 S便可再次回到低電平，狀態(tài)將被保持。整個(gè)過(guò)程的順序在圖 2－ 2 中用圖解進(jìn)行了說(shuō)明。從圖 中可以看到，在通過(guò)每一個(gè)門(mén)時(shí)都有一定的延時(shí)。因此，在門(mén)輸入端的變化需要延遲一個(gè)時(shí)間 td才能影響到輸出端。 圖 2－ 2 SR 觸發(fā)器的時(shí)序圖 箭頭表明此處輸入電平的轉(zhuǎn)換引起的隨SRRS\后輸出的變化 置 0 輸入端的工作原理是類(lèi)似的。如果 R 達(dá)到高電平而 S 保持而低電平，那么上面那個(gè)或非門(mén)的輸出 Qn 將變?yōu)榈碗娖剑从|發(fā)器被置 0）。由于 Qn 和 S都為低電平，下方的或非門(mén)的輸出將為高電平。此時(shí)置 0端可以再次回到低電平，新的狀態(tài)將被保持。其順序在圖 2— 2中也有圖解說(shuō)明。 最后，要注意這兩個(gè)輸入端不允許同時(shí)為高電平。如果發(fā)生這種情況，兩個(gè)或非門(mén)的輸出都為低電平，而 Q 和 ?Q 也不再互補(bǔ)。同樣，如果兩個(gè)輸入端同時(shí)為高電平又在同一時(shí)刻變?yōu)榈碗娖?，那么我們將不能預(yù)測(cè)輸出結(jié)果會(huì)是什么狀態(tài)，這是因?yàn)閮蓚€(gè)輸出端都將試圖變?yōu)楦唠娖剑@種情況是不可維持的。如果輸出狀態(tài)真都保持在高電平，則主要是由或非門(mén)失陪引起的。 3 JK 觸發(fā)器 事實(shí)上，當(dāng)兩個(gè)輸入端都是高電平時(shí)， SR 觸發(fā)器的輸出沒(méi)有定義，這在許多應(yīng)用中很不方便。 JK 觸發(fā)器就避免了這個(gè)問(wèn)題，在應(yīng)用中更加 靈活。 JK 觸發(fā)器是一個(gè)時(shí)鐘觸發(fā)器，也就是說(shuō)，它需要一個(gè)單獨(dú)的時(shí)鐘輸入端口進(jìn)行驅(qū)動(dòng)。這個(gè)時(shí)鐘信號(hào)通常是具有固定周期的方波。需要一個(gè)時(shí)鐘信號(hào)并且其輸出的轉(zhuǎn)變必須和這個(gè)時(shí)鐘信號(hào)同步，這樣的邏輯電路稱(chēng)之為同步邏輯電路。時(shí)鐘信號(hào)可以用一個(gè)非穩(wěn)態(tài)的多頻振蕩器來(lái)產(chǎn)生，正如前所述。 JK 觸發(fā)器如圖 3－ 1(a)所示，其電路邏輯符號(hào)和功能表分別如圖 3－ 1(b)和圖 3－ 1(c)所示。與門(mén)用于啟動(dòng) SR 觸發(fā)器的輸入端。這意味著只有當(dāng)時(shí)鐘信號(hào)為高電平時(shí)， J 和 K 這兩個(gè)輸入才能影響 SR 觸發(fā)器。除了要求時(shí)鐘信號(hào)為高電平之外，只有當(dāng) SR 觸發(fā)器當(dāng)前被置 0 時(shí)， J輸入才能影響到 S，或者只有當(dāng)SK 觸發(fā)器當(dāng)前被置 1 時(shí)， K輸入才能影響到 R。因此，我們注意到當(dāng) J和 K都為低電平時(shí)， S和 R也都為低電平，而觸發(fā)器會(huì)保持目前的狀態(tài)，和 SR觸發(fā)器一樣。當(dāng) J是高電平而這時(shí)觸發(fā)器被置 1(即 ?Q n1 為高電平 )，那么當(dāng)時(shí)鐘信號(hào)達(dá)到高電平時(shí)，無(wú)論 K處于什么狀態(tài)觸發(fā)器都將會(huì)被置 0。如果 K是高電平而這時(shí)觸發(fā)器被置 0（即 Qn1為高電平），那么當(dāng)時(shí)鐘信號(hào)達(dá)到高電平時(shí)，無(wú)論 J處于什么狀態(tài)觸發(fā)器都將會(huì)被置 1。接著如果 J和 K都為高電平，在時(shí)鐘信號(hào)達(dá)到高電平時(shí)觸發(fā)器將翻轉(zhuǎn)。工作與翻轉(zhuǎn)模式下得 JK 觸發(fā)器有時(shí)也叫做 T 觸發(fā)器。 (a) (b) J K Qn 0 0 Qn1 0 1 0 1 0 1 1 1 ?Q n1 (c) 圖 3－ 1 （ a）用 SR 觸發(fā)器組成的 JK 觸發(fā)器 （ b） JK觸發(fā)器的電路邏輯符號(hào) （ c）功能表（只有當(dāng)時(shí)鐘信號(hào)處于高電平時(shí)觸發(fā)器才能改變狀態(tài)） 圖 3－ 1中示出的 JK觸發(fā)器有一個(gè)較大的問(wèn)題：只有當(dāng)時(shí)鐘脈沖寬度（即時(shí)鐘信號(hào)處于高電平的時(shí)間）與門(mén)級(jí)延時(shí)時(shí)間相比很小時(shí)，觸發(fā)器才能工作。為了理解這一局限性，考慮當(dāng) J 和 K 都為高電平而 Qn1位低電平時(shí)會(huì)發(fā)生什么情況。在這種情況下，當(dāng)時(shí)鐘信號(hào)達(dá)到高電平時(shí)觸發(fā)器的輸出將會(huì)發(fā)生翻轉(zhuǎn)，正如功能表中說(shuō)明的那樣。但是，如果輸出翻轉(zhuǎn)后時(shí)鐘信號(hào)仍保持為高電平，輸出將會(huì)再次翻轉(zhuǎn)。這個(gè)過(guò)程將會(huì)不斷重復(fù)，直到時(shí)鐘信號(hào)回到低電平或者使 J 或 K 改變。為了避免這種情況，我們使用主從式 JK觸發(fā)器。 在圖 3－ 2中給出了一個(gè)主從式 JK觸發(fā)器。由于主觸發(fā)器只有在時(shí)鐘信號(hào)為高電平時(shí)才被啟動(dòng)，因此在時(shí)鐘周期的這一部分?jǐn)?shù)據(jù)被鎖存在主觸發(fā)器中。在這段時(shí)間內(nèi)， C 是低電平，從觸發(fā)器被禁止，保持前一狀態(tài)的值。然后，時(shí)鐘信號(hào)\SRCJKJCK回到低電平， C變?yōu)楦?電平啟動(dòng)從觸發(fā)器。這時(shí)數(shù)據(jù)將有主觸發(fā)器傳給從觸發(fā)器，最后出現(xiàn)在輸出端。由于主觸發(fā)器和從觸發(fā)器絕對(duì)不會(huì)被同時(shí)啟動(dòng)，所以即使時(shí)鐘信號(hào)在任何一個(gè)狀態(tài)保持太長(zhǎng)的時(shí)間，輸出也不會(huì)繼續(xù)翻轉(zhuǎn)。時(shí)鐘信號(hào)必須在每一狀態(tài)局持續(xù)足夠長(zhǎng)的時(shí)間，以保證滿(mǎn)足人以一個(gè)門(mén)的傳輸延時(shí)要求。 在設(shè)計(jì)主從式 JK 觸發(fā)器時(shí)，我們必須仔細(xì)地考慮各個(gè)門(mén)的傳輸延時(shí)以防止從觸發(fā)器提前變化。比如在圖中， SM和 RM端的數(shù)據(jù)可能在時(shí)鐘信號(hào)達(dá)到高電平后延遲一個(gè)門(mén)級(jí)延時(shí)才變化。同樣從觸發(fā)器的時(shí)鐘信號(hào) 將在時(shí)鐘信號(hào)變?yōu)楦唠娖胶笱舆t 一個(gè)反相器的門(mén)級(jí)延時(shí)才變?yōu)榈碗娖?。?們必須保證在主觸發(fā)器的輸出改變之前從觸發(fā)器的是中就發(fā)生變化；否則，數(shù)據(jù)將直接通過(guò)主觸發(fā)器傳送給從觸發(fā)器，而不能實(shí)現(xiàn)我們的初衷。同樣，當(dāng)時(shí)鐘信號(hào)回到低電平，也必須保證在從觸發(fā)器的輸出改變之前主觸發(fā)器已經(jīng)被禁止。 圖 3－ 2 主從式 JK 觸發(fā)器 上述的 JK 觸發(fā)器是電平觸發(fā)式觸發(fā)器，也就是說(shuō)，當(dāng)時(shí)鐘信號(hào)為高電平時(shí)啟動(dòng)主觸發(fā)器，而在時(shí)鐘信號(hào)為低電平時(shí)啟動(dòng)從觸發(fā)器。電平觸發(fā)式 JK 觸發(fā)器的問(wèn)題是在某些條件下觸發(fā)器對(duì)輸入端的尖脈沖信號(hào)非常敏感。例如，假設(shè)觸發(fā)器的前一狀態(tài)是 Q=0而且已經(jīng)為下一個(gè)時(shí)鐘周期做好準(zhǔn)備，進(jìn)一步假設(shè) J=0,K=1,所以再次將觸發(fā)器復(fù)位。換句話(huà)說(shuō)，不希望觸發(fā)器的狀態(tài)發(fā)生改變。在這種情況下，但是時(shí)鐘信號(hào)為高電平時(shí)， SM 和 RM 均為低電平，因此主觸發(fā)器的輸出不會(huì)發(fā)生變化。然而，如果在時(shí)鐘信號(hào)回到低電平之前在 J輸入端出現(xiàn)一個(gè)正的尖脈沖信號(hào)，他 將被傳遞到 SM端，將主觸發(fā)器置位。由于 Q 為低電平，驅(qū)動(dòng) RM的與門(mén)被禁止，所以不可能將觸發(fā)器復(fù)位。結(jié)果，當(dāng)時(shí)鐘信號(hào)回到低電平時(shí)，這個(gè)錯(cuò)誤將會(huì)傳給從觸發(fā)器。 圖 3－ 3（ a）中給出了一個(gè)邊沿觸發(fā)的 JK 觸發(fā)器，其電路邏輯符號(hào)如圖 3— 3(b)所示。圖 3－ 3(b)的符號(hào)中的三角形表示觸發(fā)器時(shí)邊沿觸發(fā)的，就是在一瞬間觸發(fā)；模塊內(nèi)的圓圈表示觸發(fā)器是負(fù)邊沿觸發(fā)（即在時(shí)鐘的下跳沿輸入被鎖存） JCKC/SmRmQm SsRs/SRSR （ a） （ b） 圖 3－ 3（ a） 邊沿觸發(fā)的 JK 觸發(fā)器 （ b） 其電路邏輯符號(hào) 要理解這個(gè)電路的工作原理，首先需要檢驗(yàn)輸入們的結(jié)構(gòu)。例如，考慮災(zāi)Q=0 的情況下，想要將觸發(fā)器置位，所以要求 J=1。這種情況下的部分輸入電路結(jié)構(gòu)如 3－ 4(a)所示，圖 3－ 4(b)給出了其相應(yīng)的波形。 （ a） （ b） 圖 3－ 4（ a） Q=0 時(shí)的部分輸入電路 （ b） 結(jié)果波形 在第二個(gè)門(mén)的輸入端的圓圈將輸入信號(hào)反相，所以當(dāng)兩個(gè)輸入端都為低電平時(shí)與門(mén)被打開(kāi)。由于 Q=0，所以我們知道 =1。此刻，由于 J=1，所以與門(mén)的輸出 Jc 是時(shí)鐘信號(hào)的反相且延遲一個(gè)門(mén)級(jí)延 時(shí)。因此，當(dāng)時(shí)鐘信號(hào)回到低電平時(shí)，與門(mén)的輸出 Jc 在一個(gè)門(mén)級(jí)延時(shí)后將變?yōu)楦唠娖健Ｔ陂T(mén)級(jí)延時(shí)是期間，第二個(gè)門(mén)的兩個(gè)輸入端都是低電平，則與門(mén)輸出高電平， S 變?yōu)楦唠娖健? 高電平，時(shí)鐘的下降沿在 S 端產(chǎn)生了一個(gè)窄脈沖。同樣，如果 K輸入為高電平而Q=1，那么時(shí)鐘的下降沿將會(huì)在 R 端上產(chǎn)生一個(gè)窄脈沖。這樣，只有在時(shí)鐘的下降沿 SR 觸發(fā)器才會(huì)被置 1或置 0。只要在時(shí)鐘沿到來(lái)之前， J和 K輸入保持一個(gè)很短的時(shí)間不變（稱(chēng)為建立時(shí)間），而且在時(shí)鐘沿到來(lái)之后保持一個(gè)很短的時(shí)間JCK/SRJcKcJCKC/JcS==11CJcS不變（稱(chēng)為保持時(shí)間），那么電路對(duì)輸入端 的尖峰信號(hào)就不敏感了。我們也可以制作上跳沿觸發(fā)電路。 4 D 觸發(fā)器 D 觸發(fā)器如圖 4－ 1(a)所示，其電路邏輯符號(hào)如圖 4－ 1(b)所示。該觸發(fā)器可實(shí)現(xiàn)一個(gè)數(shù)字延時(shí)，如同我們從圖 4－ 1(c)給出的函數(shù)功能表中所看到的，在每一個(gè)時(shí)鐘周期的末端，其輸出等與前一周期的輸入，因此將其命名為 D觸發(fā)器。這個(gè)特殊的電路是上升沿觸發(fā)，因此其輸出在時(shí)鐘的上升沿之后立刻改變其狀態(tài)。除了在時(shí)鐘上升沿之前（建立時(shí)間）和之后（保持時(shí)間）的一個(gè)很短的時(shí)間內(nèi)，輸出端對(duì) D輸入端的數(shù)據(jù)都不敏感。 D觸發(fā)器在移位寄存器和計(jì)數(shù)器中有著廣泛的應(yīng)用。 鐘控觸發(fā)器也常常帶有異步清零和置位端，如圖 4— 2 所示的 D 觸發(fā)器。置位端將觸發(fā)器置位為 1，所以無(wú)論時(shí)鐘處于何種狀態(tài)，任何時(shí)候都有 Q=1；這就是所謂的異步。同樣，清零端將會(huì)把觸發(fā)器置位為 0，因此任何時(shí)候都有 Q=0。 無(wú)論時(shí)鐘處于什么狀態(tài)，置位端在任何時(shí)間均可將觸發(fā)器置位為 1，即所謂的異步置位。同樣，清零端在任何時(shí)間均可將觸發(fā)器置位為 0。 （ a） (b) Dn1 Qn 0 0 1 1 ( c) 圖 4－ 1 （ a） D 觸發(fā)器 （ b）其電路邏輯符號(hào) （ c） 函數(shù)功能表 C/SRDDC 圖 4－ 2 帶有置位和清零端的 D 觸發(fā)器 CLRPRED