【文章內(nèi)容簡(jiǎn)介】 書籍不算很多，網(wǎng)上這方面的資料也比較零碎，所以我就開始將Altera網(wǎng)站上這方面的資料系統(tǒng)的看一邊，這里推薦幾本網(wǎng)站上的handbook：①、Embedded Design Handbook②、Nios II Processor Reference Handbook③、Nios II Software Developer39。s Handbook④、Quartus II Handbook, Volume 4: SOPC Builder⑤、Quartus II Handbook, Volume 5: Embedded Peripherals看完這些handbook，總算基本明白整個(gè)架構(gòu)，軟硬件設(shè)計(jì)方法，驅(qū)動(dòng)的編寫等，感覺自己可以編一些嵌入式的程序了，不過(guò)雖然前面做的那塊ep2c5的板子支持NiosII系統(tǒng)，不過(guò)對(duì)于嵌入式設(shè)計(jì)來(lái)說(shuō)還是顯得單薄了一點(diǎn)，沒(méi)有SDRAM，F(xiàn)lash這兩個(gè)比較基本的模塊，Ep2C5內(nèi)嵌的RAM太小，程序?qū)懖淮?，而且每次總要絞盡腦汁優(yōu)化程序代碼大小，很多時(shí)候優(yōu)化了后函數(shù)功能會(huì)受到限制，不利于初學(xué)者，也不利于調(diào)試。所以到這里我有產(chǎn)生了自己做一塊Nios開發(fā)板的想法(直接買比較貴，自己做便宜，而且還能鍛煉自己，一舉兩得)，通過(guò)借鑒其他開發(fā)板，選擇自己開發(fā)板上需要包含什么模塊，確定各個(gè)模塊使用什么芯片，閱讀各個(gè)芯片的datasheet，畫出原理圖并做出PCB圖，這塊板子我選的是Ep2c8Q208，比上一塊資源又將近多了一倍，板子上還有以下模塊：SDRAM，F(xiàn)lash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，滿足了一般開發(fā)板的配置要求。板子回來(lái)以后調(diào)試了四五天，(flash工作了，LCD顯示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了...)，真是每天都有驚喜，每個(gè)模塊都編寫了NiosII軟件測(cè)試程序，調(diào)試硬件的時(shí)候?qū)浖倪\(yùn)行也更熟悉了。在這次調(diào)試的過(guò)程中真的學(xué)到了很多，為此專門寫了好幾頁(yè)調(diào)試筆記，下次拿出來(lái)和大家一起分享。現(xiàn)在硬件平臺(tái)有了，NiosII也了解的差不多了，終于可以自己編寫一些規(guī)模大一點(diǎn)的程序了。以后的路還很長(zhǎng)，不過(guò)也有很多驚喜在等著我們......第四篇：FPGA學(xué)習(xí)心得回想起自己學(xué)FPGA，已經(jīng)有一段時(shí)間了，從開始的茫然，到后來(lái)的瘋狂看書，設(shè)計(jì)開發(fā)板，調(diào)電路，練習(xí)各種FPGA實(shí)例，到最后能獨(dú)立完成項(xiàng)目，一路走來(lái)，感受頗多，拿出來(lái)和大家分享，順便介紹下自己的一點(diǎn)經(jīng)驗(yàn)所得，希望對(duì)初學(xué)者有所幫助。廢話不說(shuō)了，下面進(jìn)入正題，學(xué)習(xí)FPGA我主要經(jīng)歷了這么幾個(gè)階段：①、Verilog語(yǔ)言的學(xué)習(xí)，熟悉Verilog語(yǔ)言的各種語(yǔ)法。②、FPGA的學(xué)習(xí)，熟悉QuartusII軟件的各種功能，各種邏輯算法設(shè)計(jì)，接口模塊(RS232,LCD,VGA,SPI,I2c等)的設(shè)計(jì)，時(shí)序分析，硬件優(yōu)化等，自己開始設(shè)計(jì)簡(jiǎn)單的FPGA板子。③、NiosII的學(xué)習(xí)，熟悉NiosII的開發(fā)流程，熟悉開發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結(jié)構(gòu)，設(shè)計(jì)NiosII開發(fā)板，編寫NiosII C語(yǔ)言程序，調(diào)試板子各模塊功能。先來(lái)說(shuō)說(shuō)第一個(gè)階段，現(xiàn)在主要的硬件描述語(yǔ)言有VHDL，Verilog兩種，在本科時(shí)老師一般教VHDL，不過(guò)現(xiàn)在Verilog用的人越來(lái)越多，其更容易上手(與C語(yǔ)言語(yǔ)法比較類似),也更靈活，現(xiàn)在的IC設(shè)計(jì)基本都用Verilog。像systemC，systemVerilog之類的應(yīng)該還在萌芽階段，以后可能會(huì)有較大發(fā)展。鑒于以上原因我選擇了Verilog作為我學(xué)習(xí)的硬件描述語(yǔ)言。其實(shí)有C語(yǔ)言的基礎(chǔ)，學(xué)起Verilog的語(yǔ)言很簡(jiǎn)單，關(guān)鍵要有并行的概念，所有的module，assign，always都是并行的，這一點(diǎn)與軟件語(yǔ)言有明顯不同。這里推薦幾本評(píng)價(jià)比較好的學(xué)習(xí)Verilog的書籍：①、《verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》，這本書對(duì)于入門是一本很好的書，通俗易懂，讓人很快上手，它里面的例子也不錯(cuò)。但本書對(duì)于資源優(yōu)化方面的編程沒(méi)有多少涉及到。②、《設(shè)計(jì)與驗(yàn)證Verilog HDL》，這本書雖然比較薄，但是相當(dāng)精辟，講解的也很深入，很多概念看了這本書有種豁然開朗的感覺，呵呵。學(xué)習(xí)Verilog其實(shí)不用看很多書，基本的語(yǔ)法部分大家都一樣，關(guān)鍵是要自己會(huì)靈活應(yīng)用，多做練習(xí)。Verilog語(yǔ)言學(xué)了一段時(shí)間，感覺自己可以編點(diǎn)東西，希望自己編的程序在板子上運(yùn)行看看結(jié)果，下面就介紹我學(xué)習(xí)的第二個(gè)階段。剛開始我拿了實(shí)驗(yàn)室一塊CPLD的開發(fā)板做練習(xí)，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設(shè)置，時(shí)序分析，Logiclock設(shè)計(jì)方法等，不過(guò)做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒(méi)有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實(shí)驗(yàn)室沒(méi)有FPGA開發(fā)板，所以就萌生了自己做FPGA開發(fā)板的意圖，剛好Cadence我也學(xué)的差不多了，就花了幾天時(shí)間主要研究了FPGA配置電路的設(shè)計(jì)，在板子上做了Jtag和AS下載口，在做了幾個(gè)用戶按鍵和LED，其他的口全部引出作為IO口，電路比較簡(jiǎn)單，板子焊好后一調(diào)就通了(心里那個(gè)爽啊...)。我選的FPGA是cycloneII系列的EP2C5，資源比以前的FPGA多了好幾倍，還有PLL，內(nèi)嵌的RAM，可以試試SignalTapII，用內(nèi)嵌的邏輯分析儀測(cè)試引腳波形，對(duì)于FPGA的調(diào)試，邏輯分析儀是至關(guān)重要的。利用這塊板子我完成了項(xiàng)目中的幾個(gè)主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開關(guān)狀態(tài)設(shè)置等，在實(shí)踐中學(xué)習(xí)起來(lái)真的比平時(shí)快很多，用到什么學(xué)什么動(dòng)力更大。這個(gè)時(shí)候我主要看的數(shù)據(jù)有這幾本感覺比較好：①、《Altera FPGA/CPLD 設(shè)計(jì)（基礎(chǔ)篇）》：講解一些基本的FPGA設(shè)計(jì)技術(shù)，以及QuartusII中各個(gè)工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對(duì)于入門非常好。②、《Altera FPGA/CPLD 設(shè)計(jì)（高級(jí)篇）》：講解了一些高級(jí)工具的應(yīng)用，LogicLock，時(shí)序約束很分析，設(shè)計(jì)優(yōu)化，也講述了一些硬件編程的思想，作為提高用。③、《FPGA設(shè)計(jì)指南器件，工具和流程》：這本書看了他的目錄忍不住就買了，這本書講述了FPGA設(shè)計(jì)的各個(gè)方面，雖然每個(gè)方面都是點(diǎn)到為止，但能讓你有個(gè)整體的概念，了解FPGA的所有設(shè)計(jì)功能，了解FPGA開發(fā)的整個(gè)流程。④、在這里也推薦幾個(gè)學(xué)習(xí)FPGA比較好的論壇、aes_ready等信號(hào)，是該模塊的關(guān)鍵信號(hào)，通過(guò)將它們之間的時(shí)序關(guān)系通過(guò)時(shí)序圖反應(yīng)出來(lái)，寫代碼時(shí)就可以做到胸有成竹，減少出現(xiàn)邏輯混亂的情況。聽起來(lái)似乎很簡(jiǎn)單，但是執(zhí)行起來(lái)卻不容易，因?yàn)楫嫴ㄐ螆D是一件很煩鎖的事(有一次一個(gè)模塊因?yàn)椴僮鞅容^多我畫了8張時(shí)序圖)。但是請(qǐng)相信我，如果不這樣做，因?yàn)闀r(shí)序關(guān)系沒(méi)有處