【文章內(nèi)容簡介】 如圖 1 所示，本系統(tǒng)使用的硬件芯片主要有以下 4 個(gè)：圖像傳感器、 FPGA、 SDRAM存儲器以及 D/A 轉(zhuǎn)換器。 FPGA[5]選擇 ALTERA 公司生產(chǎn)的具有大容量、低成本的 Cyclone II EP2C70；圖像傳感器選擇 Micron 公司生產(chǎn)的具有 130 萬像素傳感器的 MT9M011； SDRAM 選用 4M 16位的 IS42S8800； D/A 轉(zhuǎn)換器選用 ADI 公司生產(chǎn)的 ADV7123。 系統(tǒng)工作原理 如圖 1 所示，本設(shè)計(jì)中 FPGA 為整個(gè)圖像采集系統(tǒng)的控 制核心，使用 Verilog HDL[6]為編程語言。系統(tǒng)的工作流程主要有以下 5 個(gè)步驟： （ 1） FPGA 通過 I2C[7]協(xié)議對圖像傳感器芯片 MT9M011 的控制寄存器進(jìn)行設(shè)置，設(shè)置它的工作方式（如曝光時(shí)間、工作模式等）； （ 2）對 MT9M011 初始化完畢后， FPGA 為圖像傳感器提供主時(shí)鐘，讀出圖像傳感器的行、場、幀同步信號以及圖像數(shù)據(jù)信號； （ 3）在 FPGA 中使用行緩沖加流水線的處理方式將讀入的行數(shù)據(jù)實(shí)時(shí)轉(zhuǎn)換成標(biāo)準(zhǔn)的30 位 RGB 數(shù)據(jù)； （ 4）將 SDRAM 數(shù)據(jù)端口仿真成四個(gè)虛擬的數(shù)據(jù)端口（ 2 個(gè)寫端口和 2 個(gè)讀端口 ），對 RGB 數(shù)據(jù)進(jìn)行存儲； （ 5）在 FPGA 中產(chǎn)生 VGA 的同步信號，并從 SDRAM 中讀出圖像數(shù)據(jù)進(jìn)行顯示。 外界圖像 FPGA D/A轉(zhuǎn)換器 圖像傳感器 VGA接口 SDRAM 存儲器 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 4 3 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)整體硬件結(jié)構(gòu)圖 為了對系統(tǒng)的硬件結(jié)構(gòu)有一個(gè)整體性的把握，下面對整個(gè)系統(tǒng)的硬件結(jié)構(gòu)圖進(jìn)行討論分析。 圖 2 系統(tǒng)硬件結(jié)構(gòu)圖 由第 2 章的分析，可以得到系統(tǒng)硬件結(jié)構(gòu)圖如圖 2 所示，硬件電路主要有 FPGA 控制電路、圖像采集電路、 SDRAM 存儲電路、 D/A 轉(zhuǎn)換電路四個(gè)部分。系統(tǒng)上電后， FPGA內(nèi)部的 I2C 控制器配置程序經(jīng)過 I2C 總線引腳 SDATA 與 SCLK 傳輸至 CMOS 的寄存器中，使 攝像頭按照配置的模式工作，輸出行場同步信號、像素時(shí)鐘、圖像數(shù)據(jù)。 CMOS 模塊檢測行場同步信號，生成寫使能信號，在像素時(shí)鐘的上升沿將數(shù)據(jù)采集到寄存器中， RGB 數(shù)據(jù)轉(zhuǎn)換模塊將采集的原始 RAW 數(shù)據(jù)轉(zhuǎn)換成 RGB 信號，通過 SDRAM 控制器模塊將數(shù)據(jù)寫入 SDRAM。之后， FPGA 產(chǎn)生行、場、幀同步信號，將數(shù)據(jù)通過 DA 轉(zhuǎn)換器，將數(shù)據(jù)轉(zhuǎn)換成 VGA 接口所需的模擬信號，輸出至液晶屏上顯示。 下面就針對 FPGA 控制電路、圖像采集電路、 SDRAM 存儲電路、 D/A 轉(zhuǎn)換電路四部分硬件電路進(jìn)行詳細(xì)介紹。 FPGA 控制系統(tǒng)設(shè)計(jì) 主控芯片的選擇 由于本設(shè)計(jì)為圖像采集系統(tǒng)，要處理大量的圖像數(shù)據(jù)，其運(yùn)算需要大量的邏輯資源。因此 FPGA 的片內(nèi) LE 要很豐富，且其管腳必須滿足外部器件連接的要求，另外考慮到將來功能的擴(kuò)展綜合，選擇 ALTERA 公司生產(chǎn)的 CycloneⅡ系列 EP2C70F896 作為主控器件。EP2C70F896 芯片參數(shù) [8]如表 1 所示。 攝像頭模塊 CMOS 圖像傳感器 DATA FVAL LVAL PCLK MCLK SDATA SCLK FPGA CMOS數(shù)據(jù)采集控制模塊 I2C 控制器 RGB 數(shù)據(jù)轉(zhuǎn)換模塊 VGA 及AD 轉(zhuǎn)換控制器 SDRAM 控制器 DA 轉(zhuǎn)換器、VGA接口 DATA HS VS CLK SDRAM DATA ADDR CTRL 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 5 表 1 EP2C70F896 芯片參數(shù) 邏輯單元 68416 M4KRAM 塊（ 4K 比特＋ 512 校驗(yàn)比特） 105 總比特?cái)?shù) 1152021 嵌入式 18x18 位乘法器 150 PLLs 4 最多用戶 I/O 管腳 622 差分通道 200 由表 1 知，此芯片資源豐富，對于本系統(tǒng)的需要，完全可以滿足。 控制部分電源設(shè)計(jì) 由于 FPGA 的工作電壓為 ，而 DA 轉(zhuǎn)換器等器件需要 5V的電壓。因此，電源需要兩組： 5V與 。目前總的來說有三種電源解決方案，分別是線性穩(wěn)壓器電源（ LDO）、開關(guān)穩(wěn)壓器電源、電源模塊。由于開關(guān)穩(wěn)壓器電源較易實(shí)現(xiàn)且性能穩(wěn)定，在本設(shè)計(jì)中選擇該方法實(shí)現(xiàn)電源的設(shè)計(jì)，電源設(shè)計(jì)電路圖如圖 3 所示。 圖 3 電源設(shè)計(jì)電路圖 由于自己手上有一個(gè) 9V的變壓器， 應(yīng)此，對于 220V電壓到 9V電壓的轉(zhuǎn)換在這里就不再設(shè)計(jì)。如圖 3 所示，在該電源的設(shè)計(jì)中主要使用了 78LS05 及 LM2676 兩個(gè)穩(wěn)壓管，實(shí)現(xiàn)了 5V和 。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 6 時(shí)鐘電路設(shè)計(jì) 目前在時(shí)鐘電路設(shè)計(jì)中，一般選用晶振來作為時(shí)鐘源，而晶振又分為有源晶振和無源晶振。 無源晶振無源晶振是有 2 個(gè)引腳的無極性元件，需要借助于時(shí)鐘電路才能產(chǎn)生振蕩信號，自身無法振蕩起來。它的信號電平是可變的，根據(jù)起振電路來決定，同樣的晶振可以適用于多種電壓，且價(jià)格通常也較低，無源晶振相對于有源晶振而言其缺陷是信號質(zhì)量 較差，通常需要精確匹配外圍電路（用于信號匹配的電容、電感、電阻等），更換不同頻率的晶體時(shí)周邊配置電路需要做相應(yīng)的調(diào)整。 而有源晶振有有源晶振有 4 只引腳，是一個(gè)完整的振蕩器，不需要外部振蕩器，信號質(zhì)量好，比較穩(wěn)定，而且連接方式相對簡單，不需要復(fù)雜的配置電路。由于本設(shè)計(jì)對時(shí)鐘信號的精度要求較高，時(shí)鐘信號的不穩(wěn)定很容易造成圖像采集和顯示的失敗。因此，綜合考慮，在本設(shè)計(jì)中選擇有源晶振作為系統(tǒng)時(shí)鐘的發(fā)生器。 時(shí)鐘電路設(shè)計(jì)圖如圖 4 所示，分別將 4 腳對應(yīng)接上電源和地之后，在 3 腳上就輸出自己所要的時(shí)鐘信號。由于 DA 轉(zhuǎn) 換器以及 VGA 接口電路的頻率為 50M 赫茲，故此有源時(shí)鐘選擇 50M 赫茲。 圖 4 時(shí)鐘電路設(shè)計(jì)圖 復(fù)位電路設(shè)計(jì) 為保證系統(tǒng)工作的穩(wěn)定性，需要在電路設(shè)計(jì)中加入復(fù)位電路，它的基本功能是：在系統(tǒng)上電時(shí)提供復(fù)位信號直至系統(tǒng)上電穩(wěn)定后撤消復(fù)位信號，以此防止在系統(tǒng)上電時(shí)，由于電平不穩(wěn)而對系統(tǒng)器件造成的沖擊。同時(shí)它還要用來時(shí)刻檢測電源的狀態(tài)，在電源失效時(shí)及時(shí)的復(fù)位系統(tǒng)，并且可以根據(jù)需要（如系統(tǒng)陷入不可知的錯(cuò)誤運(yùn)行狀態(tài)時(shí)）手動的復(fù)位系統(tǒng)。 一般常用的 RC 復(fù)位電路可以實(shí)現(xiàn)上述基本功能，但是解決不了電源毛刺和電源電 壓不足的問題，而且調(diào)整 RC 常數(shù)來改變延時(shí)會令系統(tǒng)驅(qū)動能力變差 [9]。為此，本設(shè)計(jì)采用武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 7 本系統(tǒng)中采用復(fù)位芯片 SP70SS 進(jìn)行復(fù)位電路的設(shè)計(jì)，它可在上電時(shí)產(chǎn)生復(fù)位信號，也可使用復(fù)位按鈕手動復(fù)位。在信號的連接設(shè)計(jì)中， SP70SS 芯片的 MR 管腳為手動復(fù)位管腳，復(fù)位電路設(shè)計(jì)圖如圖 5 所示。輸入低電平有效，當(dāng)此管腳上的電平被下拉到低于 LOW 時(shí)產(chǎn)生有效低電平復(fù)位信號。 RESET 輸出的有效復(fù)位信號一般持續(xù) 200ms 左右。 圖 5 復(fù)位電路設(shè)計(jì)圖 圖像采集電路設(shè)計(jì) 圖像傳感器的選擇 目前的圖像傳感器主要有 CCD 和 CMOS 兩種。與 CCD 傳感器相比， CMOS 傳感器不僅成本遠(yuǎn)低于 CCD 產(chǎn)品，而且 CMOS 傳感器可輕松實(shí)現(xiàn)較高的集成度，另外 CMOS 傳感器擁有超低功耗的優(yōu)點(diǎn)。本系統(tǒng)圖像采集用于監(jiān)控領(lǐng)域，對于圖像的質(zhì)量要求不是非常高，而對傳感器的功耗要求必須很低，因此本系統(tǒng)的圖像采集部分選用了 CMOS 圖像傳感器。 為了獲得更好的效果，在設(shè)計(jì)中，我選用 Micron 公司生產(chǎn)的 CMOS 傳感器 MT9M011，它為 1/3 英寸的主動式數(shù)字圖像傳感器，其有效圖像序列范圍為 1280 1024，結(jié)合了眾多數(shù)碼照相機(jī)具有的功能如行列跳躍、快 照模式等等，可以通過一個(gè)兩線的串口來實(shí)現(xiàn)可編程操作，并且具有功耗低的特點(diǎn) [10]，幀有效和行有效信號將在特定的引腳上輸出，并且還配有像素時(shí)鐘同步響應(yīng)的有效數(shù)據(jù)。 圖像傳感器 MT9M011 的工作原理 圖像傳感器 MT9M011 內(nèi)部原理框圖 [11]如圖 6 所示，它包括一個(gè) 13161048 的圖像采集陣列、一個(gè)模擬信號處理器、一個(gè)控制寄存器、一個(gè)時(shí)序控制器以及一路 A/D 轉(zhuǎn)換器。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 8 圖 6 MT9M011 內(nèi)部原理框圖 FPGA 通過 I2C 協(xié)議對圖像傳 感器 MT9M011 的控制寄存器寫入命令，對圖像傳感器MT9M011 進(jìn)行初始化。 MT9M011 初始化之后，按照控制寄存器所設(shè)定的工作方式啟動時(shí)序控制器來控制 MT9M011 的各采樣點(diǎn)對外界景象進(jìn)行采樣，并控制模擬信號處理器將采樣到的數(shù)據(jù)以一定的方式通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)化成數(shù)字信號輸出。與此同時(shí)，時(shí)序控制器產(chǎn)生與采集數(shù)據(jù)對應(yīng)的行、場、幀同步信號，來產(chǎn)生所采集圖像數(shù)據(jù)的坐標(biāo)，以便后續(xù)處理。 圖像采集硬件電路 圖 7 MT9M011 硬件電路圖 由 中介紹的 MT9M011 的工作原理，可以畫出 MT9M011 硬件電路圖如圖 7 所示，1316 1048 圖像陣列 模擬信號處理器 控制寄存器 時(shí)序控制器 模數(shù)轉(zhuǎn)換器 I2C 控制信號 同步信號 圖像數(shù)據(jù) 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 SDATA 與 SCLK 為 I2C 總線的數(shù)據(jù)和時(shí)鐘線， CLKIN 接主時(shí)鐘 25M 赫茲， DOUT9DOUT0為圖像傳感器的數(shù)據(jù)線， PIXCLK 為像素時(shí)鐘、 LINE_VALID 為行有效信號、FRAME_VALID 為幀有效信號。由于 MT9M011 內(nèi)部自帶時(shí)鐘發(fā)生器和 ADC，因此只需通過 SDATA 與 SCLK 兩條總線配置好 MT9M011 的控制寄存器之后，為 MT9M011 提供CLKIN 時(shí)鐘信號，其就可將采集到的圖像數(shù)據(jù)連同像素時(shí)鐘、行有效信號以及幀有效信號一起輸出至 FPGA。 外部存儲器電路 設(shè)計(jì) 外部存儲器的選擇 本系統(tǒng)采集的一幀圖像分辨率大小為 640 480，色深是 24 位，采集時(shí)需要在存儲器中緩存 [12]兩幀，因此存儲器的容量至少為： 640 480 3 2= Byter 由于需要的容量太大，不可能存放在芯片內(nèi)部的 RAM 中，所以必須使用外部存儲器來解決。從系統(tǒng)時(shí)鐘來考慮，系統(tǒng)時(shí)鐘為 50M 赫茲，對于 SRAM、 SDRAM 和 DDRSDRAM，這個(gè)時(shí)鐘都可以滿足，所以，時(shí)鐘的限制可以忽略。從成本來考慮，在同等容量的存儲器中， SRAM 的成本要比 DRAM 的成本高很多 [13]。 從器件體積考慮，單片 SRAM 的容量很小，需要多片來組合，這樣體積就比采用 DRAM 的要大很多。從控制的復(fù)雜度來考慮，SRAM 的控制最簡單，不需要刷新操作，其次是 SDRAM，它的控制難點(diǎn)在于需要刷新操作，控制最復(fù)雜的是 DDRSDRAM，它在時(shí)鐘的上升沿和下降沿都要進(jìn)行數(shù)據(jù)傳輸。 綜上所述，從單片容量、時(shí)鐘、體積、控制復(fù)雜度等幾方面綜合考慮， SDRAM 是最佳選擇。它的優(yōu)點(diǎn)是成本低，速度和體積也完全可以滿足我們的要求。雖然控制比 SRAM要復(fù)雜一些，但現(xiàn)在都有成熟的解決方案，況且價(jià)格比 SRAM 便宜很多，可以有效的降低設(shè)計(jì)成本。因此設(shè)計(jì)選用 SDRAM。 對于 SDRAM 的型號，選用 ISSI 公司的 IS42S16400A，存儲容量大小 4Mbit（ 1Mbits 16bits 4Banks），運(yùn)行時(shí)鐘為 16 133 或 100MHz，可編程的突發(fā)長度及突發(fā)方式，可編程的 /CAS 等待時(shí)間（ 2 或 3 周期）。 SDRAM簡介 隨著數(shù)據(jù)處理技術(shù)的進(jìn)一步發(fā)展，對于存儲器的容量和性能提出了越來越高的要求，SDRAM（ Synchronous Dynamic Random Access Memory）即同步動態(tài)隨機(jī)存儲器，同步是指 Memory工作需要步時(shí)鐘，內(nèi)部命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動態(tài)是指存儲陣列需要不斷的刷新來保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲，而是由指定地址進(jìn)行數(shù)據(jù)讀寫。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 10 SDRAM硬件電路設(shè)計(jì) SDRAM 硬件電路設(shè)計(jì)圖如圖 8 所示， FPGA 輸出信號 DRAM_D[0..15]為圖像數(shù)據(jù)信號，將其直接接至 SDRAM 的數(shù)據(jù)端口 D0D15； FPGA 輸出信號 DRAM_A[0..11]為 FPGA的地址信號，將其分別接至 SDRAM 的地址端口 A0A11；另外 FPGA 根據(jù)圖像傳感器傳來的各類時(shí)序信號產(chǎn)生 SDRAM 的控制信號來控制 SDRAM 的讀寫。 圖 8 SDRAM 硬件電路設(shè)計(jì)圖 D/A 轉(zhuǎn)換器電路設(shè)計(jì) 由于 FPGA 輸出的圖像信號為數(shù)字信號，而我的顯示屏為 VGA 接口，其需要的信號為模擬信號。因此，在 FPGA 與液晶屏之間就需要一個(gè)數(shù)模轉(zhuǎn)換器，在本設(shè)計(jì)中選擇 ADI公司的 ADV7123[14]作為圖像數(shù)字信號的 D/A 轉(zhuǎn)換器。 ADV7123 簡介 ADV7123 最高可以支持 100HZ 刷新頻率時(shí) 1600 1200 像素的分辨率。 ADV7123 內(nèi)部含三路最高