【文章內(nèi)容簡介】 表，查 詢表輸出截斷成 10 位，輸入到 DAC。 DAC 輸出兩個互補的模擬電流，接到濾波器上。調(diào)節(jié) DAC 滿量程輸出電流需外接一個電阻 setR ，其調(diào)節(jié)關(guān)系是 setI =32()，滿量程電流為 10～ 20mA。 AD9850 內(nèi)部有高速比較器，接到 DAC 濾波輸出端，就可直接輸出一個抖動很小的脈沖序列，此脈沖輸出可用作 ADC 器件的采樣時鐘。AD9850 用 5 位數(shù)據(jù)字節(jié)控制相位，允許相位按增量 ? 、 ? 、 ?45 、 ?90 、?180 移動或這些值的組合。 AD9850 有 40 位寄存器，其中 32 位用于頻率控制，5 位相位控制， 1 位電源休眠 (powerdown)功能， 2 位廠家保留測試控制。這 40位控制字可通過并行方式或串行方式裝入到 AD9850。并行模式時 (D3 D38=“ 00”），通過 8 位總線 D7D0 將數(shù)據(jù)裝入寄存器， 全部 40 位需重復(fù) 5 次，在FQUD 上升沿把 40 位數(shù)據(jù)從輸入寄存器裝入到頻率和相位及控制數(shù)據(jù)寄存器，從而更新 DDS 輸入頻率和相位，同時把地址指針復(fù)位到第一個輸入寄存器，時序如圖 35 所示。在串行裝入方式中 (D3 D38=“11” ）， WCLK 上升沿把 25 引腳 (D7)的一位數(shù)據(jù)串行移入，移入 40 位后，用 FRUD 上升沿更新輸出頻率和相位。 輸出頻率 322/clkinconout fWf ?? 其中， conW 為 32 位頻率控制字， clkinf 為 AD9850 的參考時鐘頻率。 使用 AD9850 需要注意： 1電路中需要注意偏置電阻的選擇，建議 setR = ? 。 2CLK 是 AD9850 的參考時鐘，可選 5～ 150MHz 之間的正弦信號或方波信號。 4輸出信號的頻率理論上可以達到參考頻率的一半，但建議不要超過參考頻率的 33%。 5在做電路板時，注意不要讓 inCLK 信號離 AD9850 太遠，否則容易產(chǎn)生高頻干擾。 6在 AD9850 底部 不要布線。 AD9850 硬件電路圖及單片機程序 AD9850 硬件電路如圖 7 所示： 由于同時采樣 A/D 芯片的轉(zhuǎn)換速度最高在 500K/S 左右，實際做到電路中最高達到 250K 左右。而相關(guān)算法求相位差，則要求在每一個周期上采樣的點數(shù)盡可能多些。因此，測試信號的頻率不能太高（ 1KHz 左右）；也不能太低，太低了對存儲器的要求比較高。我選擇了 100Hz 和 1KHz 的兩種測試信號。當(dāng)測試頻率選擇 1KHz 時， A/D 的采樣速率為 250K，也就是每個周期采 250 個點，如果每路信號存儲 1K 個數(shù)據(jù)，則一次測試采 1024/250 約 4 個周期的信號。當(dāng)測試信號選擇 100Hz，則 A/D 的采樣速率為 250K/8=31250Hz，這樣每個周期采 個點，一次測量采 1024/ 約 個周期的信號。 圖 7 DDS 正弦信號發(fā)生模塊電路圖 AD9850 的參考時鐘頻率 clkinf 選擇為 8M。根據(jù)公式 322/clkinconout fWf ?? 得： 產(chǎn)生 100Hz 正弦信號的頻率控制字為： c l k i no u tc o n ffW /232?? =100 322? /8M=0XD1B7 （ ） 產(chǎn)生 1KHz 正弦信號的頻率控制字為： c l k i no u tc o n ffW /232?? =1000 322? /8M=0X83126 （ ） 產(chǎn)生 100Hz 的正弦信號的單片機程序： FQ_UD=0； FQ_UD=1； //FQUD 上升沿把地址指針復(fù)位到第一個寄存器 FQ_UD=0； *(write)=0x0； // 寫入 W0（ D39D32），并行輸入模式， powerup *(write)=0x0； // 寫入 W1（ D31D24） *(write)=0x0； // 寫入 W2（ D23D16） *(write)=0XD1； // 寫入 W3（ D15D8） *(write)=0XB7； // 寫入 W4（ D7D0） FQ_UD=1； // FQUD 上升沿把 40 位數(shù)據(jù)寫入 AD9850 內(nèi)部寄存器 產(chǎn)生 1KHz 的信號只需改變相應(yīng)的頻率字即 可。 但是 AD9850 直接產(chǎn)生的信號幅度只有 2V 左右，而且是單極性的。而測試的時候我們需要的是雙極性的，峰峰值能達到 6V左右的正弦信號，因此 DDS輸出的信號還要經(jīng)過隔直和放大。 如圖 8 所示， AD9850 輸出的信號經(jīng)過 RC 高通濾波器，將直流分量濾除，輸出交流信號，再經(jīng)放大器放大，電壓跟隨，輸出幅度適當(dāng)、帶載能力較強的信號源。 圖 8 正弦信號的隔直與放大 為了得到交流信號若只是使用一個隔直電容，那么，測試的時候就會發(fā)現(xiàn)，在輸出端總存在直流分量。當(dāng)信號的幅度較大時，輸出就會切頂失真。就 在輸出端加了一個 10K 的電阻，輸出的波形就會比較理想。 3 IV 變換模塊 前端電路主要是實現(xiàn) IV 的變換，將標(biāo)準(zhǔn)電阻的電壓降和被測元件的電壓降進行分離，送同時采樣模塊。在此過程中，標(biāo)準(zhǔn)電阻的自動切換，以及減小模擬開關(guān)對測試過程帶來的誤差是設(shè)計的難點。前端電路是影響系統(tǒng)測量范圍和測量精度的關(guān)鍵。 IV 變換方案設(shè)計 本方案采用電阻分壓法，如圖 9 所示，兩路信號不用經(jīng)差分，電壓跟隨之后直接進行 A/D 變換，得到兩序列。兩序列分別表示 )()( nVnV zs ? 和 )(nVz ，用第一序列減去第二序列就得到一個新的序列，它表示被測元件的電壓降。采用該方案，第一路信號幅度總是和信號源的一致，不用放大，只有第二路信號需要放大，減少了器件。 圖 9 電阻分壓電路 IV 變換的硬件電路 由于測試要實現(xiàn)自動測量，因此標(biāo)準(zhǔn)電阻的切換顯得比較重要。標(biāo)準(zhǔn)電阻的切換可以用模擬開關(guān)來控制，模擬開關(guān)存在導(dǎo)通電阻和漏電流，如果太大會對測試精度產(chǎn)生很大影響。當(dāng) ZRs? 較小時，模擬開關(guān)的導(dǎo)通電阻就不可忽略。因此消除導(dǎo)通電阻對電路的 影響十分重要。通過實驗，采用如圖 10 所示的原理電路。圖中選用 24? 的模擬開關(guān)， )4,3,2,1(onR 、 )4,3,2,1(onR? 是模擬開關(guān)的導(dǎo)通電阻； )4,3,2,1(sR 為標(biāo)準(zhǔn)電阻，分 4 檔切換； Z 為被測元件。圖中標(biāo)準(zhǔn)電阻選擇的是 1sR ，測試信號通過 1sR 和 Z 分壓（不計 Ron 的影響） ，兩路信號經(jīng)電壓跟隨、放大后進行同時采樣。采用該電路減小了導(dǎo)通電阻對測試精度的影響。 圖 10 RLC 測試儀前端電路原理圖 電路中模擬開關(guān)選用 MAX384。 MAX384 是雙四選一的模擬開關(guān)，最大導(dǎo)通電阻 ??100onR ，漏電流為 （ C?85 ）。程控放大器選用 PGA103，實現(xiàn)電壓 1 、 100 三檔的切換。 測試時，系統(tǒng)默認選擇 1KHz 的測試信號， 1K 的標(biāo)準(zhǔn)電阻，電壓放大倍數(shù)為 1? 。第一次測試后，上層根據(jù)相位的正負判斷被測元件的類型：相位差為?0 左右，則被測元件是電阻；相位超前 ?90 左右，則被測元件曾感性；相位滯后 ?90 左右，則被測元件曾容性。結(jié)合計算得到的被測元件的阻抗（或感抗、容抗）選擇合適的測試信號（測大電感、大電容采用 100Hz 的低頻；測小電感、小電容采用 1KHz 的高頻），進行第二次測試。之后，上層根據(jù)被測元件的阻抗（或感抗、容抗）選擇與之最接近的標(biāo)準(zhǔn)電阻 ，進行第三次測量。最后，上層根據(jù)被測元件的電壓幅度，控制 PGA103，選擇合適的放大倍數(shù)，進行重復(fù)測量。 4 同時采樣模塊 同時采樣模塊方案設(shè)計 由于本系統(tǒng)采用相關(guān)測相的原理，對 A/D 變換的同時性要求比較嚴(yán)格，要保證兩路信號進行同時采樣。 A/D 芯片的選擇 考慮到速度以及時序的控制，我選擇了串行輸出的同時采樣 A/D 芯片ADS7861。 ADS7861 芯片介紹 ADS7861 是雙、 12 位串行輸出、 500K、 2+2 通道的同時采樣 A/D 芯片。如圖 11 所示： 圖 11 ADS7861 管腳圖 引腳 M0、 M A0 進行輸入模擬通道的選擇，其值和對應(yīng)的通道如表 1所示。本系統(tǒng)中我們令 M0M1A0=000，選擇通道 A0、 B0。 表 1 ADS7861 通道選擇真值表 M0 M1 M2 TWOCHANNEL/FOURCHANNEL OPERATION DATA ON SERIAL OUTPUTS CHANNELS CONVERTED 0 0 0 Two Channel A and B A0,B0 0 0 1 Two Channel A and B A1,B1 0 1 0 Two Channel A only B A0,B0 0 1 1 Two Channel A only B A1,B1 1 0 Four Channel A and B Sequential 1 1 Four Channel A only B Sequential ADS7861 的轉(zhuǎn)換時序分析如下： 在 CONVST 變高電平期間 CLOCK 的第一個下降沿到來時，進行 A/D 轉(zhuǎn)換。轉(zhuǎn)換開始后三個時鐘周期之后開始出現(xiàn)數(shù)據(jù)（從最高位開始輸出），之后每個時鐘周期輸出一位數(shù)據(jù)。由分析可知，在每個 CLOCK 的下降沿的時候數(shù)據(jù) 比較穩(wěn)定，此時取數(shù)據(jù)比較理想。 執(zhí)行一次 A/D 變換至少需要 16 個 CLOCK，而 A/D 變換的最大的速率是500KHz。因此最高的時鐘頻率為 8M。 ADS7861 轉(zhuǎn)換時序的邏輯控制 在進行 A/D 變換時，要實現(xiàn)連續(xù)采樣，而且間隔時間一定，如果用單片機來控制轉(zhuǎn)換時序，最高的轉(zhuǎn)換速度只能達到幾 K，這樣當(dāng)測試信號為 1K 時， 每個周期只能取幾個點， 這樣測量就 很不準(zhǔn)確，因此不采用單片機直接控制A/D 采樣。我們選擇 CPLD 來做 A/D 采樣的時序，只要單片機發(fā)出一條開始采樣的命令， CPLD 就會產(chǎn)生相應(yīng)的時序，進行 A/D 變換，當(dāng)采完一定的數(shù)據(jù)量之后， CPLD 自動結(jié)束 A/D 轉(zhuǎn)換。 由于 A/D 輸出是串行數(shù)據(jù)，因此在每次存儲之前要進行串轉(zhuǎn)并的操作，然后將數(shù)據(jù)存到 單片機 中，同樣，我們也采用 CPLD 進行串轉(zhuǎn)并的控制。 另外，我們要根據(jù)實際的情況選擇不同的測試信號頻率（ 100Hz、 1KHz），這樣 A/D 變換也分兩種不同的頻率，這個工作也由 CPLD 來實現(xiàn)。我們選用可編程邏輯器件 EPM7064SLC4410 來實現(xiàn)對 A/D 轉(zhuǎn)換的控制。 （ 1） A/D 轉(zhuǎn)換時鐘、頻率的選擇。 當(dāng)測試信號的頻率為