畢業(yè)設(shè)計-可預(yù)置定時顯示報警系統(tǒng)的設(shè)計(編輯修改稿)
2025-01-08 19:43 本頁面
【文章內(nèi)容簡介】 值輸入 （ vI1） 觸發(fā)輸入（ vI2） 復(fù)位（ DR ） 輸出（ vO） 放電管 T 0 0 導(dǎo)通 32CCV 3CCV 1 1 截止 32CCV 3CCV 1 0 導(dǎo)通 32CCV 3CCV 1 不變 不變 用 555 定時器構(gòu)成的 秒脈沖發(fā)生器 原理圖如 下 圖 6 所示： 時鐘R4DC7Q3GND1VCC8TR2TH6CV5U7NE 55 5 C110 uC210 uR148 kR248 k 圖 6 秒脈沖發(fā)生器 Figure 6 Pulse generator 這是一種用 555 接成多諧振蕩器接法。電容 C1 上的電壓 vc 將在 2VCC/3 和VCC/3 之間往復(fù)振蕩， vc(Pin2)和 vo(Pin3) 的波形如圖 7所示。 內(nèi)蒙古民族大學(xué)本科生畢業(yè)論文 8 圖 7 vc(Pin2)和 vo(Pin3) 的波形圖 Figure 7 vc(Pin2) and vo(Pin3) plot 由圖中 vc(Pin2)的波形求得電容 C的充電時間 1T 和放電時間 2T 各為 2ln)(32 3ln)( 21211 CRRV c cV c c V c cV c cCRRT ?????? 2ln320 30ln 222 CRV c cV c cCRT ???? 故 周期 2ln)2( 2121 CRRTTT ???? 取 T=1s,R1=R2 ,C=10μ F, 則代入上式得 R1=R2=48kΩ 。 定時電路 定時是由用戶決定的，電路需要隨時響應(yīng)用戶的操作，應(yīng)該選擇有異步工作的集成電路。定時電路由計數(shù)電路和存儲電路構(gòu)成兩部分組成，計數(shù)電路使用74LS192, 存儲電路使用 74LS737，可滿足隨時響應(yīng)用戶操作。 電路 74LS192 為 可 預(yù) 置 的十進(jìn)制同步加、減 計數(shù)器 。 192 的清除端是異步的， 當(dāng) 清除端 (MR)為 高 電平時 ,不管時鐘端狀態(tài)如何，計數(shù)器 置 0。 預(yù)置 端是異步的，當(dāng)預(yù)置端（ PL） 為 低 電平時 ， 進(jìn) 行 預(yù) 置 數(shù) 操作， 不管時鐘狀態(tài)如何，輸出端（ Q0— Q3）可預(yù)置成與數(shù)據(jù)輸入端（ D0— D3）相一致的狀態(tài)。 計數(shù)是同步的。在 UP端、 DN 上升沿作用下 Q0— Q3 同時變化。 當(dāng) UP端 上升2VCC/3 VCC/3 0 0 t t T1 T2 T vo(Pin3) vC(Pin2) 內(nèi)蒙古民族大學(xué)本科生畢業(yè)論文 9 沿時， 計數(shù)器 加 一計數(shù) ； 當(dāng) DN 端 上升沿時， 計數(shù)器 減 一計數(shù) 。 計數(shù)狀態(tài)圖如圖8所示。 圖 8 計 數(shù)狀態(tài)圖 Figure 8 Count state diagram 當(dāng)計數(shù)上溢出時，進(jìn)位輸出端輸出一個低電平脈沖，寬度與 UP 端的低電平寬度一致。當(dāng)計數(shù)下溢出時，借位輸出端輸出一個低電平脈沖，寬度與 DN 端的低電平寬度一致。 其引腳圖 如圖 9所示。 圖 9 74LS192 引腳圖 Figure 9 74LS192 pin 功能表如下表 2所示： 表 2 74LS192 功能表 清零 預(yù)置 時鐘 預(yù)置數(shù)據(jù)輸入 輸 出 MR PL UP DN D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 15 14 13 12 11 10 9 8 16 15 14 13 12 11 104 9 1 2 3 4 5 6 7 8 VCC Q1 Q0 Q3 GND Q2 DN D0 UP TCD D2 D3 TCU D1 PL 74LS192 MR 內(nèi)蒙古民族大學(xué)本科生畢業(yè)論文 10 H ? ? ? ? ? ? ? L L L L L 0 ? ? A B C D A B C D L H ? H ? ? ? ? 加計數(shù) L H H ? ? ? ? ? 減計數(shù) 由 PL置 數(shù) 端和 D0— D3同步 數(shù) 據(jù) 輸 入端 可實現(xiàn) 預(yù)置數(shù) 功能。 進(jìn)位輸出端（ TCU）接到第二片的 UP端，借位輸出端（ TUD）接到第二片的 DN端，實現(xiàn)兩片的級聯(lián)。UP端和 DN 端在不使用時需要接上高電平，所以在第 一片加上上拉電阻 ； 由于第一片的 TCU 端和 TUD 端 平時 已經(jīng)是高電平，所以第二片不需要上拉電阻。 74LS的輸入高電平電流 IIH為 20μ A,經(jīng)過 10kΩ 的 電阻的壓降為 ，剩下 ，還是高電平，滿足需要。 電路 如圖 10所示。 A2B2C2D22A2B2C2DT C U 1T C U 1T C D 1T C D 1A1B1C1D11A1B1C1DPLMRPLMRT C U 2T C D 2加時鐘減時鐘D015Q03D11Q12D210Q26D39Q37UP5T C U12DN4T C D13PL11MR14U274 LS 1 9 2D015Q03D11Q12D210Q26D39Q37UP5T C U12DN4T C D13PL11MR14U174 LS 1 9 2R410 kR510 k 圖 10 計數(shù)電路 Figure 10 counting circuit 存儲 電路 74LS373 為三態(tài)輸出的八 D 鎖存器 , 引腳如圖 11所示。 圖 11 74LS373 引腳圖 Figure 11 74LS373 pin 20 19 18 17 16 15 14 13 12 1 2 3 4 5 6 7 8 9 10 OE VCC GND LE Q1 Q0 D2 D3 Q3 Q2 D1 D0 Q6 Q7 D5 D4 Q4 Q5 D6 D7 11 74LS373 內(nèi)蒙古民族大學(xué)本科生畢業(yè)論文 11 當(dāng)三態(tài)允許控制端 OE 為低電平時， O— O7 為正常邏輯狀態(tài)，可用來驅(qū)動負(fù)載或總線。當(dāng) OE 為高電平時， O0— O7 呈高阻態(tài)，即不驅(qū)動總線，也不為總線的負(fù)載，但鎖存器內(nèi)部的邏輯操作不受影響。 當(dāng)鎖存允許端 LE 為高電平時， O 隨數(shù)據(jù) D 而變。當(dāng) LE 為低
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