【文章內(nèi)容簡介】 信號帶寬可達(dá) 50kHz。 濾波電路設(shè)計 為去除傳感器輸出信號中的高頻干擾，需在信號輸入調(diào)理通道中設(shè)計抗混疊低通濾波器?？够殳B低通濾波器一般為有源低通濾波器，按通帶濾波特性可分為最大平坦型濾波器、等紋波型濾波器、線性相移型濾波器等。在實際設(shè)計中通常對應(yīng)采用的有三種形式： （ 1）巴特沃茲（ Butterworth） 型低通濾波器 巴特沃茲型低通濾波器在通帶內(nèi)具有接近理想低通濾波器的平坦特性，所以又稱最大平坦型濾波器。各種階數(shù)的巴特沃茲濾波器均具有單調(diào)下降的幅頻特性，階數(shù)越高，下降越陡，下降斜率為 20ndB/10倍頻，具有較好的沖擊響應(yīng)特 性。 (n 為濾波器階數(shù) ) （ 2）切比雪夫（ Chebyshev）型低通濾波器 切比雪夫型低通濾波器，階數(shù) n 越高，幅頻特性下降的越陡，由于通帶內(nèi)有等紋波起伏，所以又稱等紋波型濾波器。它的通帶特性不如最大平坦型的好， 但是就過渡帶內(nèi)幅頻特性下降陡度來說，它比最大平坦型的陡得多。且通帶內(nèi)紋波幅度 越大，其過渡帶內(nèi)幅頻特性下降越陡。 （ 3）貝塞爾（ Bessel）型低通濾波器 貝塞爾型低通濾波器是線性相移型濾波器，它具有最大平坦群時延，具有很好的階躍響應(yīng)特性。通常用于對信號響應(yīng)速度要求高的場合。 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 15 頁 課題設(shè)計要求濾波器通帶內(nèi)具有平坦的低通濾波器特性且過渡帶較陡，綜合考慮后選用了有源四階巴特沃茲型低通濾波器作為抗混疊濾波器。它由兩個二階濾波器串聯(lián)組成。其傳遞函數(shù)如下式： 圖中電容參數(shù)值計算公式如下： 式（ 32）～（ 35）中， fc 為低通濾波器的 3dB 頻率，單位為赫茲（ Hz），電容單位為法拉（ F）， 電阻單位為歐姆。 本課題中，考慮截止頻率為 fc=20KHz，選擇 R=，由式（ 32）～（ 35）計算匹配電容值得： Ca=， Cb=， Cc=，Cd=597pF。課題設(shè)計實際使用的電容值為： Ca=， Cb=，Cc=， Cd=510pF。 現(xiàn)場焊接試驗證明，該濾波器設(shè)計可以較好的濾除傳感器輸出信 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 16 頁 號中的高頻干擾，保證了數(shù)據(jù)采集的可靠性，并可明顯減少由于干擾造成的算法誤判斷。 衰減 /放大及限幅保護(hù) 電壓和電流傳感器在焊機(jī)正常工作狀態(tài)下基本滿足線 性關(guān)系。對于弧壓傳感器，有如下關(guān)系： v弧壓 =11 Vuo1 式中： v弧壓—— 電弧電壓（ V）； Vuo—— 弧壓傳感器輸出電壓。 NB500 焊機(jī)空載時，最高輸出為 85V，實踐發(fā)現(xiàn)，焊接過程中弧壓高于 56V的時候都可認(rèn)為電弧未建立，當(dāng)弧壓為 15～ 40V 之間時為燃弧階段，而短路過程中電壓一般低于 12V。由式 36 得弧壓傳感器輸出和電弧狀態(tài)對應(yīng)有表一： 對電流傳感器，有如下公式： I 電弧 =200V io （ 37） 式 中： I 電弧 —— 焊接電流（ I）； V io—— 電流傳感器輸出電壓（ V）。 正常的焊接電流范圍為 0～ 650A，當(dāng)電流小于 20A 時，電弧未建立，焊絲同工件之間為開路狀態(tài)；當(dāng)電流在 20～ 550A 之間時，為正常工作電流；當(dāng)電流值高于 650A 時，為過流狀態(tài)，應(yīng)啟動保護(hù)電路。由 37 式，得電流傳感器輸出和電焊機(jī)工作狀態(tài)對應(yīng)有表二： 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 17 頁 TMS320LF2407A 的 A/D 模塊 REFHIV最大輸入值為 ，實際設(shè)計中該引腳接 ，此時 A/D 滿量程為 在輸入 ADC 前必須進(jìn)行衰減限幅。由表一，當(dāng)電壓高于 時電弧未建立，不需要進(jìn)行專門的算法控制故不需要精確獲得采樣值，可采用大比例衰減，以保證在傳感器最大輸出時，通過信號調(diào)理電路能夠衰減到 ，在電壓小于 ，保證采樣分辨力。由表二，電流傳感器輸出只在過流狀態(tài)下可能超過 ，故只需限幅即可。 課題在設(shè)計上采用軟硬件結(jié)合的方式，通過程序控制多路選擇器（ ADG408）進(jìn)行不同增益檔選擇。 ADG408 是 AD 公司的高性能模擬多路開關(guān)。它具有功耗低、開關(guān)速度快、開關(guān)接通阻抗低（ 100 歐 姆）等特點(diǎn) [38]。 當(dāng)弧壓超過 56V（空載）時，選擇 1/3 衰減（此時，允許最大弧壓 90V， ADC 對弧壓的分辨力為 1LSB=90V/210≈ ）；當(dāng)弧壓低于 47V（燃?。r，選擇 3/4 衰減（此時， ADC 對弧壓的分辨力有1LSB=47V/210≈ ）。為了保證 ADC 輸入信號電壓不超過 損壞器件，在信號調(diào)理通路末端采用 。電壓傳感器信號調(diào)理電路設(shè)計圖如圖 313 所示。 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 18 頁 (五 ) 數(shù)字電源主控板 D/A 轉(zhuǎn)換及輸出信號調(diào)理電路設(shè)計 1. D/A 轉(zhuǎn)換器 —— DAC7625 課題 設(shè)計中采用了 BB 公司的 4 路 12 bit 雙緩沖數(shù)模轉(zhuǎn)換器件DAC7625，可實現(xiàn) 4 路地址裝載的全部內(nèi)容在同一時間轉(zhuǎn)化為模擬輸出。該芯片具有如下特點(diǎn)： ? 低功耗（ 20 mW）； ? 可工作在單極性或者雙極性模式下； ? 還原時間短 10us to %； ? 在 45℃～ +85℃范圍內(nèi)單調(diào)線性； ? 數(shù)據(jù)可回讀； ? 雙緩沖數(shù)據(jù)輸入。 DAC7625 可工作在 +5V 的單電源供電模式下，也可以工作在177。 5V的雙電源模式下。其每一路輸出的最大電壓和最小電壓由外部參考電壓 REFHV和 REFLV設(shè)定。數(shù)字輸入端為 12bit 并行輸入。 DAC7625的輸入輸出關(guān)系可用下式表示： （ 3— 9） 式中： N—— 數(shù)字輸入值。 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 19 頁 在課題中 DAC7625 工作在單極性模式下，參考電壓由 壓基準(zhǔn)源 MC1403 提供，則 DAC7625 的 REFH V=， REFLV=0V，此時，輸出電壓范圍為： OUTV=0~。設(shè)計中，參考電壓和供電電壓管腳處加 的旁路電容。電 路如圖 314 所示。 2. D/A 輸出信號調(diào)理通道 在本課題的設(shè)計中， D/A 的控制輸出作為 PWM 脈寬調(diào)制的最主要的控制量輸入，并沒有直接用來驅(qū)動 PWM，而是和另外一 個電流反饋信號進(jìn)行加法運(yùn)算后作為最終控制量輸入。因此，根據(jù)原有電路要求， D/A 的輸出量在參與運(yùn)算前必須進(jìn)行調(diào)理，將 0～ +反向放大為 0～ 10V，并對輸出作隔離，防止 PWM 模塊的干擾信號干擾主控板電路。隔離運(yùn)放仍然是采用 ISO122 芯片。該信號調(diào)理通路設(shè)計如圖 315 所示。 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 20 頁 為了平滑 D/A 的輸出，在反饋回路加濾波電容。在本課題中所有模擬信號調(diào)理電路中的有源運(yùn)放為 TL084。 (六 ) 主控板與控制面板的通信接口及其他譯碼電路的 CPLD 實現(xiàn) 在電源主控板的 DSP 系統(tǒng)中，主控板與控制面板（單片 機(jī)系統(tǒng)）的通信接口、 DAC 以及狀態(tài)指示等都是作為 TMS320LF2407A 的 I/O空間數(shù)據(jù)端口來進(jìn)行訪問操作的。課題中，各 I/O 空間地址分配見表三示： 注： *代表為 DSP 讀信號有效，其他為寫信號有效 @表示通過 A A0 選擇 DAC 轉(zhuǎn)換通道及寄存器 譯碼時 TMS320LF2407A 的 /IS 信號有效，對外部 I/O 空間 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 21 頁 1 、 CPLD 簡介 隨著半導(dǎo)體技術(shù)、集成電路技術(shù)的迅猛發(fā)展，出現(xiàn)了 FPGA（ Field Programmable Gates Array，現(xiàn)場可編程門陣列）和 CPLD(Complex ProgrammableLogic Device，復(fù)雜可編程邏輯器件 )器件，可編程器件不僅使設(shè)計的系統(tǒng)達(dá)到小型化、集成化和高可靠性，而且器件可編程的特點(diǎn)大大縮短了設(shè)計周期、減少了設(shè)計費(fèi)用、降低了設(shè)計風(fēng)險。 與 FPGA（ Field Programmable Gates Array，現(xiàn)場可編程門陣列）相比 CPLD 器件邏輯塊扇入較大，通常有數(shù)十個輸入輸出端； CPLD的邏輯塊采用集總式開關(guān)元件，特點(diǎn)是等延時，而 FPGA 的互聯(lián)是分布式的，其時延與芯片內(nèi)部布局有關(guān)。而 CPLD 器件比 FPGA 器件的邏輯能力強(qiáng)，但是寄存 器少，正好對應(yīng)控制密集型電路的需要。因此，課題中選用了 Altera 公司的 MAX7000S 系列 CPLD 器件。 它屬于 MAX7000S 系列，具有 2500 個可用門、 128 個宏單元、最大用戶 I/O 數(shù)為 68 個、計數(shù)器工作頻率可達(dá) ，可通過JTAG(Joint TestAction Group，聯(lián)合測試行動小組 )接口實現(xiàn)在線編程。 標(biāo)準(zhǔn) JTAG 采用４個基本信號： TCK， TMS， TDI， TDO。其中，TCK 為同步時鐘， TMS 為 JTAG 方式選擇， TDI、 TDO 分別為串行數(shù)據(jù)輸入和串行數(shù)據(jù)輸出。 JTAG 接口硬件 電路設(shè)計如圖 316 所示。 黑龍江工商職業(yè)技術(shù)學(xué)院畢業(yè) 論文 （ 設(shè)計 ） 第 22 頁 CPLD 電路設(shè)計 課題 CPLD 內(nèi)部電路框圖如圖 317 所示。它主要完成電源主控板與控制面板的并行數(shù)據(jù)通信，包括八位并行數(shù)據(jù)線和四根握手信號線，以及主控板上的譯碼電路。 在外圍硬件電路設(shè)計中，由于 CPLD 芯片提供了很多個電源引腳，為了減少芯片內(nèi)部的干擾，盡量在每個電源引腳處加一個 的去耦電容。另外，設(shè)計中應(yīng)盡量使用 CPLD 所提供的全局變量，如全局時鐘 CLK。對于未用到的全局變量，應(yīng)將其引腳連接到地。 （ 七 ) 電源主控板串行通信接口設(shè)計 TMS320LF2407A 器件內(nèi)部有串行通信接口 SCI 模塊。 SCI 模塊支持 DSP 與其他使用標(biāo)準(zhǔn)格式的異步外設(shè)之間的數(shù)據(jù)通信。 SCI 模塊的發(fā)送器和接收器都是雙緩沖的，每一個都有其自己獨(dú)立的使能和中斷標(biāo)志位，二者既可以獨(dú)立工作，也可工作在全雙工模式下。通過 16bit的波特率選擇寄存器，數(shù)據(jù)傳輸速度可以被編程為 65535 種不同方式。該模塊主要特性如下： ? SCITXD(數(shù)據(jù)發(fā)送引腳 )、 SCIRXD(數(shù)據(jù)接收引腳 )，