【文章內(nèi)容簡介】 d_in is第8位為1高電平逗號不顯示 when “0000” = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL。end case。end process。end art。元件聲明及例化將各個元器件依據(jù)設計相連 library ieee。use 。entity lx is port(clk: in std_logic。led: out std_logic_vector(7 downto 0)。ledc: out std_logic_vector(3 downto 0))。end lx。architecture art of lx is ponent lpm_counter0待調(diào)用的頻率生成器端口定義 PORT(clock: IN STD_LOGIC。q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0))。end ponent。十進制計數(shù)器ponent t10待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義port(clk,clr,en: in std_logic。q: out std_logic_vector(3 downto 0)。c10: out std_logic)。end ponent。16位鎖存器ponent reg16b待調(diào)用的32位鎖存器端口定義 port(load: in std_logic。din: in std_logic_vector(15 downto 0)。dout: out std_logic_vector(15 downto 0))。end ponent。測頻控制器ponent testpl待調(diào)用的測頻控制信號發(fā)生器端口定義 port(clk:in std_logic。tsten:out std_logic。clr_t:out std_logic。load:out std_logic)。end ponent。數(shù)碼管選擇器ponent led待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic。datain: in std_logic_vector(15 downto 0)。dataout: out std_logic_vector(3 downto 0)。: out std_logic_vector(3 downto 0))。end ponent。譯碼器ponent ymq待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。d_out: out std_logic_vector(7 downto 0))。end ponent。signal clk1,clk2,clk3: std_logic。clk1為1Hz信號,clk2為被測信號,clk3為數(shù)碼管掃描信號signal tsten,clr,load: std_logic。signal c1,c2,c3,c4: std_logic。signal qout,rout: std_logic_vector(15 downto 0)。signal datao: std_logic_vector(3 downto 0)。begin u0:testpl port map(clk1,tsten,clr,load)。u1:t10 port map(clk2,clr,tsten,qout(3 downto 0),c1)。u2:t10 port map(c1,clr,tsten,qout(7 downto 4),c2)。u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。u5:reg16b port map(load,qout(15 downto 0),rout)。u6:led port map(clk3,rout,datao,ledc)。u8:ymq port map(datao,led)。u9:lpm_counter0 port map(clk,q(25)=clk1,q(15)=clk2,q(17)=clk3)。end art。第三篇：EDA實習報告貴州師范大學學生實習報告科目：EDA實習專業(yè): 電氣工程及其自動化 班級: 10電氣姓名: 李啟應學號: 101401010202實驗項目名稱：數(shù)字電子鐘的設計 實驗項目性質(zhì)：普通試驗 所屬課程名稱：VHDL程序設計一、實驗目的 學習VHDL語言的一些基本特點。2 掌握VHDL程序的基本結(jié)構(gòu)。3掌握VHDL程序設計方法。要能夠用vhdl語言讀懂并編寫eda程序，對eda設計的總體框架能有較好的把握，掌握各模塊的調(diào)用方式。二、實驗內(nèi)容和要求設計一個數(shù)字時鐘，顯示時（2位），分（2位），秒（2位），具體要求是：具有時分秒計數(shù)顯示功能，以24小時循環(huán)計時；數(shù)碼管動態(tài)顯示時，分，秒；具有清零功能。在軟件工具平臺上，進行VHDL語言的各模塊編程輸入、編譯實現(xiàn)和仿真驗證。三、實驗主要儀器設備和材料計算機,開發(fā)環(huán)境MAXPLUSII,ZY11EDA實驗系統(tǒng)，VHDL語言。四、實驗方法、步驟及結(jié)果測試設計思路：數(shù)字鐘的主體是計數(shù)器，它記錄并顯示接收到的秒脈沖個數(shù)，其中秒和分位60進制計數(shù)器，小時為24進制計數(shù)器，分別產(chǎn)生3位BCD碼。BCD碼經(jīng)譯碼，驅(qū)動后接數(shù)碼顯示電路。根據(jù)實驗要求，將設計分為5個主要部分，時功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和7段LED功能模塊。在時、分、秒模塊中，包括復位和預置數(shù)，其主要思路如下：秒鐘的模塊：設計一個60進制的計數(shù)器，以clk為其時鐘信號，每60個clk后產(chǎn) 生一個進位信號CF給分鐘模塊，作為分鐘進程的響應信號。秒鐘模塊VHDL程序見附錄1: 仿真波形如下：封裝如下圖：分鐘的模塊：同理于秒鐘的模塊，設計一個60進制的計數(shù)器，以CFM為其時鐘信號，每60個CFM后產(chǎn)生一個進位信號CFM給小時模塊，作為小時模塊進程的響應信號。分鐘模塊VHDL程序見附錄二: 仿真波形如下：封裝如下圖：小時的模塊：為24進制計數(shù)器，在分的進位信號CFM的激發(fā)下計數(shù)，從0到23的時候產(chǎn)生一個信號CFH，全部清0，重新開始計時。小時模塊VHDL程序見附錄三: 仿真波形如下：封裝如下圖：掃描儀模塊：在掃描儀內(nèi)部，有一個38譯碼器的片選信號，當38譯碼器的片選信號為000時，片選信號選中7段LED模塊中的秒的個位，當38譯碼器的片選信號為001時，片選信號選中7段LED模塊中的秒的十位，當38譯碼器的片選信號為010時，片選信號選中7段LED模塊中的分的個位，當38譯碼器的片選信號為011時，片選信號選中7段LED模塊中的分的十位，當38譯碼器的片選信號為100時，片選信號選中7段LED模塊中的時的個位，當38譯碼器的片選信號為101時，片選信號選中7段LED模塊中的時的十位，就這樣動態(tài)掃描，當輸入的時鐘信號頻率很高的時候，就形成了我們的時鐘。掃描儀模塊VHDL程序見附錄四: 仿真波形如下：封裝如下圖：7段LED模塊：根據(jù)動態(tài)掃描儀的片選信號來依次點亮我們所需的時間。7段LED模塊VHDL程序見附錄五: 仿真波形如下：封裝如下圖： 綜合以上5大模塊，把它們用線連接起來就得到我們的總的電路圖：如下圖所示： 其工作原理為：掃描儀38譯碼器的片選信號根據(jù)時分秒的輸入選中7段LED模塊，然后再由時分秒中產(chǎn)生的3位BCD碼來輸出秒的個位，十位、時的個位，十位、小時的個位，十位。：在實驗這兩周的時間里，我們做過DC觸發(fā)器、DQ觸發(fā)器、38譯碼器、二選一電路和四選一電路等，最后綜合做了數(shù)字時鐘電路，通過這次實習，我對用VHDL來編程有了更深的了解，在要編程的時候，我學會了分模塊進行，因為一開始的時候設計一個時鐘系統(tǒng)比較麻煩，沒有分模塊之前總是會有差錯，而之后思路就會比較清晰，有明確的方案，在對照書本里的編程規(guī)則與語句，就完成了這次的設計，總之就是獲益良多。附錄1：秒鐘模塊VHDL程序 library ieee。use 。use 。entity second is port(clk,reset:in std_logic。cf:out std_logic。second1_out:out std_logic_vector(3 downto 0)。second10_out:out std_logic_vector(2 downto 0))。end entity second。architecture one of second is signal second1n:std_logic_vector(3 downto 0)。signal second10n:std_logic_vector(2 downto 0)。begin second1_out=“101” then countdataoutdataoutdataoutdataoutdataoutdataout附錄五：7段LED模塊VHDL程序 LIBRARY IEEE。USE 。ENTITY led_7 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END entity led_7。ARCHITECTURE one OF led_7 IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL。END CASE。END PROCESS。END ARCHITECTURE one。第四篇：EDA實習報告電子設計自動化技術EDA實習報告目錄引 言（1）EDA簡介（2）EDA的設計流程 第一章實訓目的第二章 實訓內(nèi)容一、EDA 開發(fā)軟件Max+plus II 或Quartus II（一）設計原理圖或VHDL源程序1)原理圖2）VHDL源程序（二）器件及管腳邏分配圖1）調(diào)試編譯與仿真波形2）時序分析圖二、4位全加器設計（一）設計1 位全加器1)1 位全加器原理圖2）1位全加器仿真波形（二）四位全加器設計1）四位全加器原理圖2）器件及管腳邏分配圖3）調(diào)試編譯與仿真波形4）時序分析圖（三）項目二的結(jié)論三、8 線3 線優(yōu)先編碼器管腳真值表（一）原理圖和VHDL程序203130705岳慧慧電子設計自動化技術EDA實習報告1)38譯碼器的原理圖2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項目三的結(jié)論四、10 進制計數(shù)器設計管腳真值表（一）原理圖和VHDL程序1)10 進制計數(shù)器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項目四的結(jié)論五、8 位循環(huán)移位寄存器管腳真值表（一）原理圖和VHDL程序1)8 位循環(huán)移位寄存器2）VHDL程序（二）器件及管腳邏分配圖（三）調(diào)試編譯與仿真波形調(diào)試編譯仿真波形（四）時序分析圖（五）項目三的結(jié)論第三章 結(jié) 論203130705岳慧慧電子設計自動化技術EDA實習報告引言（1）EDA簡介電子技術的迅猛發(fā)展，高新技術日新月異。傳統(tǒng)的電子技術設計方法，以不能幫助我們更好的、高效的完成設計任務。所以我們需要更好的工具來幫助我們完成設計任務。EDA技術是指以計算機為工作平臺，融合應用電子技術、計算機技術、信息處理及智能化技術，進行電子產(chǎn)品自動化設計的一門新技術。EDA技術作為現(xiàn)代電子設計技術的核心，依賴于計算機，在EDA工具軟件平臺上，對以硬件描述語言為邏輯描述手段完成設計文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、布局布線，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子電路的功能。在硬件方面，EDA技術融合了大規(guī)模集成電路制造技術、集成電路板圖設計技術、可編程器件編程技術、自動測試技術等；在計算機輔助工程方面融合了計算機輔助設計、計算機輔助制造、計算機輔助測試、計算機輔助分析、計算機輔助工程技術以及多種計算機語言的設計概念；在現(xiàn)代電子學方面容納了諸如計算機設計技術、電子線路設計理論、數(shù)字信息處理技術、數(shù)字系統(tǒng)建模和優(yōu)化技術以及基于微波技術的長線技術理論?？梢哉f，EDA技術打破了軟件設計和硬件設計間的壁壘，是一門綜合性學科，一種多方位技能技術。它將設計效率和產(chǎn)品性能合二為一，代表了電子設計技術和電子應用技術的發(fā)展方向。（2）EDA的設計流程u編輯輸入1)文本輸入。在EDA工具軟件的文本編輯見面上，輸入用某種硬件語言表述的電路設計文本。2)原理圖輸入。在EDA工具軟件的圖形編輯界面上，繪制能完成預定功能的電路原理圖。3)狀態(tài)圖輸入。依據(jù)電路的控制條件和狀態(tài)轉(zhuǎn)換的因果關系，在EDA工具軟件的狀態(tài)圖編輯界面上繪制時序電路的狀態(tài)流程圖。u 波形圖輸入在EDA工具軟件的波形圖編輯界面上，繪制電路輸入輸出信號間的波形關系，然后由EDA編譯器據(jù)此完成電路設計。u綜合綜合是將由硬件描述語言表述的電路行為表述轉(zhuǎn)換為低級的、與可編程邏輯器件基本結(jié)構(gòu)相映射的網(wǎng)表文件或電路連接圖。u適配適配是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配于指定的目標器中，而產(chǎn)生最終的編程文件。u 功能仿真與時序仿真1)功能仿真是指針對文本設計、原理圖設計及其它設計方法的邏輯功能進 2