【文章內(nèi)容簡(jiǎn)介】 來(lái)決定逆變器開關(guān)器件的開關(guān)狀態(tài)。當(dāng)正弦波幅值大于三角波時(shí)，相應(yīng)的開關(guān)器件導(dǎo)通；當(dāng)正弦波幅值小于三角波時(shí) 相應(yīng)的開關(guān)器件關(guān)斷。這種調(diào)制方法得到的輸出電壓基波的頻率和幅值都等于基準(zhǔn)正弦波的頻率和幅值。保持三角波不變，通過(guò)控制正弦基波的頻率和幅值就可以控制輸出電壓的頻率和幅值，從而滿足變頻調(diào)速對(duì)電壓和頻率協(xié)調(diào)控制的要求。 系統(tǒng)基本結(jié)構(gòu) 為了使系統(tǒng)輸出的電壓幅值、頻率及其他參數(shù)的精度達(dá)到一定的精度等級(jí)，本設(shè)計(jì)選用高精度波形發(fā)生器和采用閉環(huán)調(diào)節(jié)系統(tǒng)以達(dá)到上述要求。其中反饋調(diào)節(jié)環(huán)節(jié)是整個(gè)系統(tǒng)輸出大功率正弦信號(hào)的穩(wěn)壓精度控制的核心，它的誤差是最終誤差的重要組成部分。系統(tǒng)的整體框圖如圖 21 所示，在該設(shè)計(jì)中，反饋回路實(shí)現(xiàn)電 壓幅值的閉環(huán)調(diào)節(jié)。人機(jī)接口模塊由鍵盤和顯示部分構(gòu)成，用來(lái)輸入和顯示系統(tǒng)工作的參數(shù)，實(shí)現(xiàn)可視化。 信 號(hào) 產(chǎn) 生單 元控 制 / I G B T驅(qū) 動(dòng) 板載 波調(diào) 制 波采 樣A / D 采 集主 控 單 元人機(jī)界面閉 環(huán) 調(diào) 節(jié)R S 2 3 2U iU d相 檢 測(cè) 、 溫 度 檢 測(cè)輸 出 圖 21 系統(tǒng)整體框圖 Fig. 21 The basic frame of system 哈爾濱理工大學(xué)學(xué)士學(xué)位論文 5 波形發(fā)生器基本原理 DDS 基本原理 本文所設(shè)計(jì)的單相交流程控電源測(cè)控系統(tǒng)的功能實(shí)現(xiàn)單元所產(chǎn)生的基準(zhǔn)信號(hào)是根據(jù) DDS原理實(shí)現(xiàn)的。所謂 DDS，即直接數(shù)字頻率合成法 (Direct Digital Frequency Synthesis簡(jiǎn)稱 DDFS或 DDS)，是繼直接頻 率合成法和間接頻率合成法之后，隨著電子技術(shù)的發(fā)展迅速崛起的第三代頻率合成技術(shù)[6]。 DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率。與其他頻率合成法相比，具有頻率轉(zhuǎn)換時(shí)間短，頻率分辨率高，相位變化連續(xù)，低相位噪聲和低漂移，易于集成、調(diào)整、實(shí)現(xiàn)正交輸出等優(yōu)點(diǎn) [7]。直接數(shù)字頻率合成技術(shù)從相位概念出發(fā)，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣，得到不同的相位，通過(guò)數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度，最后濾波平滑輸出所需頻率波形。 DDS 的結(jié)構(gòu) DDS 的基本結(jié)構(gòu)包括相位累加器 (PD)、正弦查詢表 (ROM)、數(shù)模轉(zhuǎn)換器 (DAC)和低通濾波器 (LF)，其中 DDS 從頻率寄存器開始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器 (NCO— Numerical Control Oscillator)[9]。數(shù)控振蕩器 NCO 實(shí)現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形，其工作過(guò)程為：首先確定頻率控制字 K，然后在時(shí)鐘脈沖 f c 的控制下，該頻率控制字累加至相位累加器生成數(shù)字相位值；最后將相位值 ROM 尋址轉(zhuǎn)換成正弦表中相應(yīng)的數(shù)字幅碼。數(shù)模轉(zhuǎn)換器 (DAC)實(shí)現(xiàn)將 NCO 產(chǎn)生的數(shù)字幅度值高速且線性地轉(zhuǎn)變?yōu)槟M幅度值， DDS 產(chǎn)生的混疊干擾由 DAC 之后的低通濾波器濾除 [10]。 1． 相位累加器 相位累加器是 DDS 最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。若當(dāng)前相位累加器的值為 n? 。經(jīng)過(guò)一個(gè)時(shí)鐘周期后變?yōu)?1??n ，則滿足 knn ???? ?1 (23) 由式 23可見， n? 為一等差數(shù)列，不難得出 nkn ???? ? 01 (24) 其中 0? 為相位累加器的初始相位值。 哈爾濱理工大學(xué)學(xué)士學(xué)位論文 6 N 比 特 加 法器N 比 特 相 位寄 存 器 參 考 時(shí) 鐘N b i t sM b i t sN b i t sN b i t s頻 率 輸 出頻 率 控 制 字 圖 22 相位累加器的基本結(jié)構(gòu) Fig. 22 The basic structure of Phase accumulator 相位累加器的基本結(jié)構(gòu)如圖 24 所示，它由一個(gè) Nbits 加法器和一個(gè)Nbits 寄存器構(gòu)成，寄存器通常采用 N 個(gè)觸發(fā)器來(lái)構(gòu)成 [11]。 2． 正弦查詢表 ROM DDS 查詢表所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每一個(gè)時(shí)鐘周期內(nèi)，相位累加器輸出序列的高 m 位對(duì)其進(jìn)行尋址，最后的輸出為該相位相對(duì)應(yīng)的二進(jìn)制正弦幅值序列?？梢钥闯?， ROM 的存儲(chǔ)量為 2m M 比特，其中 m 為相位累加器的輸出位數(shù)， M 為 ROM 的輸出位數(shù)。若 m=16， M=16，可以算出 RAM 的容量為 64k 16。雖然在一塊 DDS 芯片中集成大的存儲(chǔ)量，可以提高輸出信號(hào)的精度和無(wú)雜散動(dòng)態(tài)范圍，但會(huì)使成本提高，功耗增大，且可靠性下降，但是我們可以使用外部 RAM 來(lái)存儲(chǔ)正弦波數(shù)據(jù)，進(jìn)而使 DDS 的雜散性能獲得提高。 3． 數(shù)模轉(zhuǎn)換器 DAC 數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬形式信號(hào)。 DAC 有電壓和電流輸出兩種，其輸出的信號(hào)并不能真正連續(xù)可變，而是以其絕對(duì)分辨率為最小單位的，所以其輸出實(shí)際上是一個(gè)階梯模擬信 號(hào)。因此要是使用濾波器濾波來(lái)得到平滑的信號(hào)。 波形合成 DDS 系統(tǒng)主要是由數(shù)字電路組成，所以完全可以利用中、小規(guī)模通用數(shù)字集成電路的組合來(lái)實(shí)現(xiàn)。但是利用通用數(shù)字集成電路實(shí)現(xiàn)的 DDS，不僅結(jié)構(gòu)復(fù)雜，而且由于調(diào)整數(shù)字電路的高頻和電磁兼容性問(wèn)題突出，電路設(shè)計(jì)也比較困難，其性能很難滿足設(shè)計(jì)要求。 基于以上問(wèn)題，我們采用現(xiàn)在主流的先進(jìn)的 EDA(Electronic Design Automation)工具進(jìn)行電子系統(tǒng)設(shè)計(jì)。開發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的結(jié)構(gòu)無(wú)關(guān)聯(lián)，使得設(shè)計(jì)成功的各類 邏輯功模塊軟件具有良好的兼容性和可移植性，它幾乎可用于任何型號(hào)和規(guī)模的可編程邏輯器件中，從而使產(chǎn)品的設(shè)計(jì)效率大幅度提高。 根據(jù)上述 DDS原理，首先，選擇一片復(fù)雜可編程邏輯器件 CPLD，在哈爾濱理工大學(xué)學(xué)士學(xué)位論文 7 CPLD內(nèi)構(gòu)件邏輯實(shí)現(xiàn)相位累加器的功能。其次，將構(gòu)成一個(gè)周期的正弦波形數(shù)據(jù)存儲(chǔ)在外部 RAM中，通過(guò)相位累計(jì)步長(zhǎng)采樣相對(duì)應(yīng)的正弦波數(shù)據(jù)。每采樣一次數(shù)據(jù)，相位累加器的輸出就增加一個(gè)步長(zhǎng)的相位增加量K? ，相位增加量的大小由頻率控制字來(lái)決定。從 RAM中讀取相位累加 器中相位累加值所對(duì)應(yīng)的波形數(shù)據(jù)，然后通過(guò) DAC轉(zhuǎn)換芯片將該數(shù)據(jù)轉(zhuǎn)換成對(duì)應(yīng)的模擬量，最后經(jīng)過(guò)濾波得到平滑的合成波形信號(hào)。相位累加器的相位累加為循環(huán)迭加，這樣使得輸出信號(hào)的相位是連續(xù)的。當(dāng)相位累加器累加至滿量程時(shí)就產(chǎn)生一次計(jì)數(shù)溢出，該溢出率即為輸出信號(hào)正弦波的頻率[25]。此時(shí)如果相位累加器的位數(shù)為 N，頻率控制字內(nèi)的相位增量為 K，參考時(shí)鐘頻率為 CLKf ，則 DDS系統(tǒng)輸出信號(hào)頻率 OUTf 為： NCLKOUT fKf 2? (25) 輸出信號(hào)的頻率分辨率 OUTf? 為 ： NCLKOUT ff 2?? (26) 本章小結(jié) 本章主要介紹了系統(tǒng)的基本結(jié)構(gòu)、 DDS 直接數(shù)字合成原理、交流信號(hào)采樣方式的選擇。 哈爾濱理工大學(xué)學(xué)士學(xué)位論文 8 第 3章 硬件設(shè)計(jì) 整個(gè)變頻電源系統(tǒng)的框圖如圖 31所示。我的主要任務(wù)是其控制電路的設(shè)計(jì)及其軟件實(shí)現(xiàn)，即為變頻電源提供幅度、頻率可變的優(yōu)質(zhì)正弦波，并對(duì)產(chǎn)生的大功率信號(hào)進(jìn)行實(shí)時(shí)監(jiān)測(cè)。本系統(tǒng)以恩智浦 (NXP)公司的 32位ARM7處理器 LPC2214為控制核心，結(jié)合高速?gòu)?fù)雜可編程邏輯器件 EPM570作為實(shí)時(shí)邏輯控制單元，達(dá)到了較理想的信號(hào)采樣、分析處理、波形輸出及相關(guān)控制。為了使 LPC2214能更好的實(shí)現(xiàn)算法和控制的實(shí)時(shí)性，又引入了另一個(gè) 32位 ARM7處理器 LPC2136專門處理按鍵和液晶顯示。因此本文的硬件電路由人機(jī)界面和功能實(shí)現(xiàn)單元構(gòu)成。其中功能實(shí)現(xiàn)單元是本文的重點(diǎn)，主要包括高精度的信號(hào)產(chǎn)生模塊及調(diào)節(jié)模塊、閉環(huán)反饋監(jiān)測(cè)模塊等。具體實(shí)現(xiàn)如圖 32所示。 控 制 / I G B T驅(qū) 動(dòng) 板采 樣L P C 2 2 1 4電 源A D 5 4 4 5 A D 5 4 4 5L T C 2 6 0 0 R A ME P M 5 7 0L C M 電 源E E P R O MLPC2136鍵 盤隔離L P C 2 2 1 4AD7656直 流 電 流 檢 測(cè)溫 度 信 號(hào)U ， i三相電源三 相電 壓相 監(jiān)測(cè)R S 2 3 2單 相 交 流 信 號(hào) 輸 出正 弦 三 角 圖 31 系統(tǒng)基本結(jié)構(gòu)圖 Fig. 31 The basic frame of system 波形發(fā)生器的設(shè)計(jì) 該部分產(chǎn)生的波形信號(hào)是根據(jù)直接數(shù)字頻率合成技術(shù) (DDS)原理實(shí)的。系統(tǒng)采用高速 CPLD—— EPM570 及高性能四象限乘法型 DAC——AD5445 作 為 載 體 ， 利 用 直 接 數(shù) 字 頻 率 合 成 (Direct Digital FrequencySynthesis，簡(jiǎn)稱 DDS 或 DDFS)技術(shù)，實(shí)現(xiàn)了高精度波形發(fā)生器，實(shí)現(xiàn)了精確的頻率控制。 DDS的基本原理是基于 Nyquist采樣定理，將模擬信號(hào)進(jìn)行采集，經(jīng)量化后存入存儲(chǔ)器中 (查找表 )，通過(guò)尋址查表輸出波形數(shù)據(jù)，再經(jīng) D/A轉(zhuǎn)換濾波即可恢復(fù)原波形。系統(tǒng)分別采用兩個(gè) 32位 DDS內(nèi)核，產(chǎn)生系統(tǒng)調(diào)制波哈爾濱理工大學(xué)學(xué)士學(xué)位論文 9 (即正弦波 )及載波信號(hào) (即三角波 )。波形表都存于高速靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)—— 61LV6416中。系統(tǒng)上電后，由主控 CPU對(duì) RAM進(jìn)行波形數(shù)據(jù)初始化。然后啟動(dòng) DDS內(nèi)核，完 成波形的輸出。本文所設(shè)計(jì)的波形發(fā)生電路根據(jù) DDS原理，設(shè)計(jì)上采用層次結(jié)構(gòu)，在 Quartus II中使用原理圖輸入方法，下面就各個(gè)部分的設(shè)計(jì)分別介紹。 DDS 的基本構(gòu)架 根據(jù) DDS原理產(chǎn)生信號(hào)的總體結(jié)構(gòu)如下圖 33所示： 圖 32 DDS 基本結(jié)構(gòu) Fig. 32 The basic structure of DDS 本設(shè)計(jì)中采用的頻率字為 32位， 即 N=32 ， 外部 RAM61LV6416為65536*16位，即外部 RAM的地址線寬 M=16，輸出數(shù)據(jù)線寬 L=16。由于地址線為 16位，而相位累加器的 輸出為 32位，為了保證它們之間的對(duì)應(yīng)，我們將相位累加器的高 16位與外部 RAM的地址線相連。 1． 同步寄存器 系統(tǒng)中有兩個(gè)地方需要用同步寄存器，前一個(gè)同步寄存器用于接受控制器頻率控制字，由于使用的 SPI是 16位的，而為了達(dá)到精度要求所使用的頻率控制字是 32位的，因此前一個(gè)同步寄存器由兩個(gè)16位同步寄存器組成的 32位輸入及輸出。而后一個(gè)同步寄存器用于鎖存 32位的相位累加器的輸出，因此后一個(gè)同步寄存器使用一個(gè)輸入輸出均為 32位的。如圖 34為兩個(gè) 16位同步寄存器構(gòu)成的 32位的輸入及輸出的原理圖，圖 35為輸入及 輸出均為 32位的同步寄存器的原理圖。 哈爾濱理工大學(xué)學(xué)士學(xué)位論文 10 圖 33 兩個(gè) 16位同步寄存器構(gòu)成的 32位的輸入及輸出 Fig. 33 The 32bit input and output register posed by two 16bit synchronisms register 圖 34 32位的同步寄存器 Fig. 34 The 32bit synchronism register 2． 加法器 該加法器實(shí)現(xiàn)兩路 32位信號(hào)的相加，輸出為 32位，高于 32位的部分溢出，原理圖如圖 36所示： 3． 外部 RAM 本設(shè)計(jì)使用靜態(tài) RAM —— ICSI61LV6416用于存儲(chǔ)波形數(shù)據(jù)。 ICSI61LV6416的存儲(chǔ)容量為 64K*16位，地址線和數(shù)據(jù)線都是16位，具有高可靠性、高存儲(chǔ)速度、以及低功耗等特點(diǎn)。 哈爾濱理工大學(xué)學(xué)士學(xué)位論文 11 圖 35 32位加法器 Fig. 35 The 32bit adder 4． 模數(shù)轉(zhuǎn)化器 DAC 在 DDS系統(tǒng)中，波形的幅度值被量化成數(shù)字值存儲(chǔ)在 RAM中，通過(guò)一組數(shù)據(jù)線輸出代表二進(jìn)制編碼的電平信號(hào)。為了將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，需要用到數(shù)模轉(zhuǎn)換器，簡(jiǎn)稱 DAC(Digital——Analog Converter)。為了數(shù)據(jù)處理結(jié)果的準(zhǔn)確性， DAC轉(zhuǎn)換器必須有足夠的轉(zhuǎn)換精度，同時(shí)還要考慮所需要的工作頻率，以決定所需要 DAC的轉(zhuǎn)換速度。因此，轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量 DAC轉(zhuǎn)換器性能優(yōu)劣的主要標(biāo)志[30]。 信號(hào)產(chǎn)生單元所使用的模數(shù)轉(zhuǎn)換器都是美國(guó)模擬器件公司 (ADI) 的AD5445， AD5445是 12位的乘法型 DA轉(zhuǎn)換芯片，數(shù)字輸入值的范圍是0x000H～ 0xFFFH[13]，如圖 37所示， AD5445經(jīng)過(guò)運(yùn)放 A1后，輸出的模擬電壓幅值 V