【文章內(nèi)容簡介】 圖如圖 33 所示。輸入信號通過脈沖形成電路進入進行放大與整形（可由放大器與們電路組成），然后送到單片機入口，單片機計數(shù)脈沖的輸入個數(shù)，計數(shù)結(jié)果經(jīng)由 LED 數(shù)碼管顯示，從而得到被測信號的參數(shù)。 圖 33 基于單片機的脈沖寬度測量原理框圖 其中單片機可選擇 AT89C2051 為核心的脈寬測量裝置，充分利用 AT89C2051 單片機內(nèi)部資源，精確測量連續(xù) N 個脈沖的平均寬 度，減小誤差，并利用液晶顯示其結(jié)果。 AT89C2051 內(nèi)有兩個可編程定時 /計數(shù)器。我們使用 0T 完成定時功能；使用 1T 完成計數(shù)功能，當(dāng) AT89C2051 的 0NTI 輸入待測的脈沖序列時，在脈沖低電平時，引起 0NTI中斷，進行定時，計數(shù)測脈寬。因此，測得脈沖序列高電平寬度將待測信號反向一次后輸入給 AT89C2051的 0NTI 引起 0NTI 中斷。當(dāng)脈沖低電平時，每定時 ， AT89C2051的 引腳求反一次，并將求反信號輸入到計數(shù)器 1T ，作為計數(shù)脈沖信號，啟動計數(shù)器計數(shù)，知道輸入到 0NTI 的信號變?yōu)楦汶娖綖橹?，外部中斷結(jié)束。假設(shè)在這段時間內(nèi)計數(shù)器總的計數(shù)值為 X ，則所測該脈沖寬度為 )( msXt ?? 式 (34) 將一次測量結(jié)果存入相應(yīng) RAM 單元中。若連續(xù)測量 N 個脈沖的寬度，則重復(fù)上述過程。將采樣結(jié)果存入 RAM 區(qū)中。為了避免測量時刻的隨機性而造成第一個信號脈沖不定帶來的測量誤差及防止測量時干擾問題，則連續(xù) 2?N 次測量，將 2?N 次測量結(jié)果進行比較，去除一 個最大值，一個最小值，剩余 N 個進行平均，并送到液晶顯示器進行結(jié)果顯示。 基于 FPGA 的脈沖寬度測量 被測信號 單片機計數(shù)、控制 LED 顯示 6 隨著 EDA 技術(shù)的迅速發(fā)展，在 EDA 軟件平臺上，根據(jù)硬件描述語言 VHDL 完成的設(shè)計文件， 自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作成了脈沖測量的發(fā)展方向。采用此種發(fā)法，設(shè)計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在EDA 工具的幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計結(jié)果。 通常采用脈 沖計數(shù)法，即在待測信號的高電平或低電平用一高頻時鐘脈沖進行計數(shù)，然后根據(jù)脈沖的個數(shù)計算待測信號寬度，如 圖 34 所示。待測信號相對于計數(shù)時鐘通常是獨立的，其上升、下降沿不可能正好落在時鐘的邊沿上，因此該法的最大測量誤差為一個時鐘周期。例如采用 50MHz 的高頻時鐘，最大誤差為 20ns。 圖 34 基于 FPGA 的脈寬測量原理圖 脈寬測量方案比較及確定 根據(jù)上面介紹的用示波器測量脈沖參數(shù)的方法我們可以知道，有時候示波器并不能測出脈沖寬度和及周期，如，當(dāng)測量低頻信號（例如 1Hz 以下低頻信號）時， 示波器往往無法讀出。 而基于定時 /計數(shù)器的內(nèi)插拓展法的主要缺憾在于 1t 和 2t 的測量過程太緩慢，使整個脈沖寬度測量的速度被限制在很低的水平。顯然，該方法不能實現(xiàn)單脈沖的實時測量，更不能實現(xiàn)脈沖序列的實時、連續(xù)測量。 在基于單片機的測量方案中，采用的是傳統(tǒng)的數(shù)字電路，利用計數(shù)器、觸發(fā)器、鎖存器、數(shù)碼管組成的方案原理簡單，功能單一，電路結(jié)構(gòu)復(fù)雜，且閘門時間 是固定值，系統(tǒng)穩(wěn)定性差，量程小。又由于此設(shè)計的時基電路部分采用 555 作為頻率源，其本身的精度就不是很高，致使系統(tǒng)精度降低。 通過以上方案對比可得基于 FPGA 的脈沖寬度測量技術(shù)的靈活性強，可拓展性好，采用軟硬件相結(jié)合，基于 FPGA 芯片內(nèi)部時鐘頻率可達(dá)上百兆，延時小，系統(tǒng)穩(wěn)定，外圍電路簡單。該方案可完全達(dá)到設(shè)計要求，并且根據(jù)實際情況再次基礎(chǔ)上?？梢约右酝卣梗缭龃罅砍?、提高低頻段的精確度等。 基于 FPGA 脈寬測量的相關(guān)技術(shù)與開發(fā)工具 EDA 的簡單介紹及主要特征 EDA 的簡單介紹 EDA（ Electronic Design Automation）： 電子設(shè)計自動化，顧名思義，是一種以計算待測信號 計數(shù)時鐘 7 機為工具代替人工的數(shù)字電子系統(tǒng)。該技術(shù)以計算機為工具來完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計仿真的工作，設(shè)計人員只需要完成對系統(tǒng)功能的描述就可以由計算機軟件進行進行處理，得到設(shè)計結(jié)果。而且修改設(shè)計如同修改軟件一樣方便，可以極大的提高設(shè)計效率。從狹義上來說， EDA 技術(shù)是一門多學(xué)科融合的新技術(shù)。它的設(shè)計載體是大規(guī)?？删幊踢壿嬈骷?、設(shè)計工具是大規(guī)模可編程器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)；其系統(tǒng)邏輯描述的主要表達(dá)方式是硬 件描述語言；它的主要工作是用軟件方式描述的到硬件的邏輯編譯、邏輯簡化、邏輯仿真、邏輯分割、邏輯綜合、邏輯優(yōu)化、布局布線、直到完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等。 EDA 的主要特征 高層綜合的理論與方法取得較大進展，將 EDA 設(shè)計層次由 RT 級提高到了系統(tǒng)級（又稱行為級），并劃分為邏輯綜合和測試綜合。邏輯綜合就是對不同層次和不同形式的設(shè)計描述進行轉(zhuǎn)換，通過綜合算法，以具體的工藝背景實現(xiàn)高層目標(biāo)所規(guī)定的優(yōu)化設(shè)計，通過設(shè)計綜合工具，可將電子系統(tǒng)的高層行為描述轉(zhuǎn)換到底層硬件描述和確定 的物理實現(xiàn)，使設(shè)計人員無須直接面對底層電路，不必了解具體的邏輯器件，從而把精力集中到系統(tǒng)行為建模和算法設(shè)計上。測試綜合是以設(shè)計結(jié)果的性能為目標(biāo)的綜合方法，以電路的時序、功耗、電磁輻射和負(fù)載能力等性能指標(biāo)為綜合對象。測試綜合是保證電子系統(tǒng)設(shè)計結(jié)果穩(wěn)定可靠工作的必要條件，也是對設(shè)計進行驗證的有效方法。 采取硬件描述語言 HDL 來描述 10 萬門以上的設(shè)計，并形成了 VHDL 和VerilogHDL 兩種標(biāo)準(zhǔn)硬件描述語言。它們均支持不同層次的描述，使得復(fù)雜 IC 的描述規(guī)范化，便于傳遞、交流、保存與修改，也便于重復(fù)使用、它們 多應(yīng)用于子FPGA/CPLD/EPLD 的設(shè)計中。大多數(shù) EDA 軟件都兼容這兩種標(biāo)準(zhǔn)。 采用平面規(guī)劃技術(shù)邏輯綜合物理版圖設(shè)計進行聯(lián)合管理，做到在邏輯綜合早期設(shè)計階段就考慮到物理設(shè)計信息的影響。通過這些信息，設(shè)計者能更進一步進行綜合與優(yōu)化，并保證所有的修改只會提高性能而不會對版圖設(shè)計帶來負(fù)面影響。這在深亞微米級不限延時已成為主要延時的情況下，加速這幾過程的收斂成功是有所幫助的。 可測性能綜合設(shè)計。隨著 ASIC 的規(guī)模與復(fù)雜性的增加，測試難度與費用急劇上升，由此產(chǎn)生了將可測性電路結(jié)構(gòu)制作在 ASIC 芯片上的想法 ，于是集成到 EDA 系統(tǒng)中。 為帶有嵌入 IP 模塊（ IP 模）的 ASIC 設(shè)計提供軟硬件協(xié)同系統(tǒng)設(shè)計工具。協(xié)同驗證彌補了硬件設(shè)計和軟件設(shè)計流程之間的空隙，保證了軟硬件之間的同步協(xié)調(diào)工作。協(xié)同驗證時當(dāng)今系統(tǒng)集成的核心，它以高層系統(tǒng)設(shè)計為主導(dǎo)，以性能優(yōu)化為目標(biāo)，融合邏輯綜合、性能仿真、形式驗證和可測性設(shè)計。 建立并行設(shè)計工程框架結(jié)構(gòu)的集成化設(shè)計環(huán)境，以適應(yīng)當(dāng)今 ASIC 的如下一些特點：數(shù)字與模擬電路并存，硬件與軟件設(shè)計并存，產(chǎn)品上市速度要快。在這種集成化設(shè)計環(huán)境中，使用統(tǒng)一的數(shù)據(jù)管理系統(tǒng)與完善的通訊管理系統(tǒng)，由若 干相關(guān)的設(shè)計小組共 8 享數(shù)據(jù)庫和知識庫，并行地進行設(shè)計，而且在各種平臺之間可以平滑過渡。 FPGA 的基本結(jié)構(gòu) FPGA 一般由三種可編程電路和一個存放編程數(shù)據(jù)的 SRAM 組成。這三種可編程電路是：可編程邏輯塊 CLB、輸入輸出邏輯塊 IOB 和互聯(lián)資源 IR。 可編程邏輯塊 CLB CLB 是 FPGA 的主要組成部分，是實現(xiàn)邏輯功能的基本單元。 XC4000 系列的 CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 CLB 有三個邏輯函數(shù)發(fā)生器G、 F 和 H，相應(yīng)輸出是 G?、 F?和 H?。 邏 輯函數(shù)發(fā)生器 G 和 F 的輸入變量分別是 G G G G1 和 F F F F1 和 F均為查表結(jié)構(gòu)，其工作原理類似于 ROM，通過查找 ROM 中的存儲器，就可以得到任意組合邏輯輸出，邏輯函數(shù)發(fā)生器 G 和 F 還可以作為器件內(nèi)高速 RAM 減小的可讀 /存儲器使用，它由信號變換電路設(shè)置存儲功能有效時， G 和 F 作為組合邏輯發(fā)生器使用；當(dāng)信號變換電路設(shè)置存儲功能無效時， G 和 F 作內(nèi)部存儲器使用，此時 F1— F4 和 G1—G4 相當(dāng)于地址輸入信號 A0— A3，以選擇存儲器中的特定存儲單元。邏輯函數(shù)發(fā)生器 H有三個輸入，分別來自 G?、 F?和信號變換 電路的輸出 H1，這個函數(shù)發(fā)生器能實現(xiàn)三輸入變量的各種組合邏輯函數(shù)。 G、 F 和 H 組合起來，可實現(xiàn)多達(dá) 9 變量的組合邏輯函數(shù)。 CLB 中有兩個邊沿出發(fā)的 D 觸發(fā)器，它們有公共的時鐘和時鐘使能輸入端。 S/R 控制電路可分別對兩個觸發(fā)器異步置位和復(fù)位，每個 D 觸發(fā)器可以配置成上升沿觸發(fā)