【文章內(nèi)容簡介】 AT89C52 介紹 AT89C52 是一個低電壓，高性能 CMOS 8 位 單片機 ， 片內(nèi)含 8k bytes 的可反復擦寫的 Flash 只讀程序存儲器和 256 bytes 的隨機存取數(shù)據(jù)存儲器（ RAM），器件采用ATMEL 公司 的高密度、非易失性存儲技術生產(chǎn)，兼容標準 MCS51 指令系統(tǒng)，片內(nèi)置通用 8位中央處理器和 Flash 存儲單元， AT89C52 單片機在電子行 業(yè)中有著廣泛應用[8]。 圖 AT89C52芯片 AT89C52 管腳介紹 AT89C52 為 8 位 通用微處理器 ，采用工業(yè)標準的 C51 內(nèi)核，在內(nèi)部功能及管腳排布上與通用的 8xc52 相同，其主要用于會聚調(diào)整時的功能控制。功能包括對會聚主信號 發(fā)生器 放大 電路 波形轉 換電路 AT89C52 單片機 圖 系統(tǒng)硬件結構圖 晶振電 路 復位電路 LCD顯示模塊 通信接口 本科畢業(yè)設計說明書（論文） 第 9 頁 共 43 頁 IC 內(nèi) 部寄存器、數(shù)據(jù) RAM 及外部接口等功能部件的初始化，會聚調(diào)整控制，會聚測試圖控制，紅外遙控信號 IR 的接收解碼及 與主板 CPU通信等。主要管腳有： XTAL1（ 19 腳）和 XTAL2（ 18 腳）為振蕩器輸入輸出端口，外接 12MHz 晶振。 RST/Vpd（ 9 腳）為復位輸入端口，外接電阻電容組成的復位電路。 VCC（ 40 腳）和 VSS（ 20 腳）為供電端口，分別接 +5V 電源的正負端。 P0~P3 為可編程通用 I/O 腳，其功能用途由軟件定義，在本設計中， P0 端口（ 32~39 腳）被定義為 N1 功能控制端口，分別與 N1 的相應功能管腳相連接， 13 腳定義為 IR輸入端， 10 腳和 11 腳定義為 I2C 總線控制端口，分別連接 N1 的 SDAS（ 18腳）和 SCLS（ 19 腳）端口， 12 腳、 27 腳及 28 腳定義為握手信號功能端口，連接主板 CPU 的相應功能端，用于當前制式的檢測及會聚調(diào)整狀態(tài)進入的控制功能。 圖 AT89C52管腳分布圖 VCC：供電電壓 。 GND：接地 。 P0 口是一組 8 位漏極開路型雙向 I/O 口， 也即地址 /數(shù)據(jù)總線復用口。作為輸出口用時，每 腳以 吸收電流的方式驅動 8 個 TTL邏輯門 電路，對端口 P0 寫 “1” 時，可作為高阻抗輸入端用。 在訪問外部數(shù)據(jù)存儲器或程序存儲器時，這組口線分時轉換地址（低 8 位）和數(shù)據(jù)總線復用，在訪問期間激活內(nèi)部上拉電阻。 在 Flash 編程時， P0 口接收指令字節(jié)，而在程序校驗時，輸出指令字節(jié)，校驗 本科畢業(yè)設計說明書（論文） 第 10 頁 共 43 頁 時，要求外接上拉電阻。 P1 口 是一個帶內(nèi)部上拉電阻的 8 位雙向 I/O 口， P1 的輸出緩沖級可驅動（吸收或輸出電流） 4 個 TTL 邏輯門電路。對端口寫 “1” ，通過內(nèi)部的上拉電阻把端口拉到高電平，此時可作輸入口。作輸入口使用時，因為內(nèi)部存在上拉電阻，某個引腳被外部信 號拉低時會輸出一個電流 (IIL)。 與 AT89C51 不同之處是， 和 還可分別作為定時 /計數(shù)器 2 的外部計數(shù)輸入（ ）和輸入（ ），參見表 1。 Flash 編程和程序校驗期間， P1 接收低 8 位地址。 和 的第二功能 如表 所示： 表 引腳號 功能特性 T2，時鐘輸出 T2EX（定時 /計數(shù) 1器 2） P2 口 是一個帶有內(nèi)部上拉電阻的 8 位雙向 I/O 口 ， P2 的輸出緩沖級可驅動（吸收或輸出電流） 4 個 TTL 邏輯門電路。對端口 P2 寫 “1” ，通過內(nèi)部的上拉電阻把端口拉到高電平，此時可作輸入口，作輸入口使用時，因為內(nèi)部存在上拉電阻，某個引腳被外部信號拉低時會輸出一個電流 (IIL)。 在訪問外部程序存儲器或 16 位地址的外部數(shù)據(jù)存儲器（例如執(zhí)行 MOVX @DPTR 指令）時， P2 口送出高 8 位地址數(shù)據(jù)。在訪問 8 位地址的外部數(shù)據(jù)存儲器（如執(zhí)行 MOVX @RI 指令）時， P2 口輸出 P2 鎖存器的內(nèi)容。 Flash 編程或校驗時， P2 亦接收高位地址和一些控制信 號。 P3 口是一組帶有內(nèi)部上拉電阻的 8 位雙向 I/O 口。 P3 口輸出緩沖級可驅動（吸收或輸出電流） 4 個 TTL 邏輯門電路。對 P3 口寫入 “1” 時，它們被內(nèi)部上拉電阻拉高并可作為輸入端口。此時，被外部拉低的 P3 口將用上拉電阻輸出電流（ IIL）。 P3 口除了作為一般的 I/O 口線外，更重要的用途是它的第二功能 。 P3 口還接收一些用于 Flash 閃速存儲器編程和程序校驗的控制信號。 RST 復位輸入。當振蕩器工作時， RST 引腳出現(xiàn)兩個機器周期以上高電平將使單片機復位。 ALE/PROG 當訪問外部程序存儲器 或數(shù)據(jù)存儲器時， ALE（地址鎖存允許）輸出脈沖用于鎖存地址的低 8 位字節(jié)。一般情況下， ALE 仍以時鐘振蕩頻率的 1/6 輸出固 本科畢業(yè)設計說明書（論文） 第 11 頁 共 43 頁 定的脈沖信號，因此它可對外輸出時鐘或用于定時目的。要注意的是：每當訪問外部數(shù)據(jù)存儲器時將跳過一個 ALE 脈沖。對 Flash 存儲器編程期間，該引腳還用于輸入編程脈沖（ PROG）。如有必要，可通過對特殊功能寄存器（ SFR）區(qū)中的 8EH 單元的D0 位置位，可禁止 ALE 操作。該位置位后，只有一條 。 MOVX 和 MOVC 指令能將 ALE 激活。此外，該引腳會被微弱拉高，單片機執(zhí)行外部程序時 ，應設置 ALE 禁止位無效。 PSEN 程序儲存允許（ PSEN）輸出是外部程序存儲器的讀選通信號，當 AT89C52 由外部程序存儲器取指令（或數(shù)據(jù)）時，每個機器周期兩次 PSEN 有效，即輸出兩個脈沖。在此期間，當訪問外部數(shù)據(jù)存儲器，將跳過兩次 PSEN 信號。 EA/VPP 外部訪問允許。欲使 CPU 僅訪問外部程序存儲器（地址為 0000H— FFFFH），EA 端必須保持低電平（接地）。需注意的是：如果加密位 LB1 被編程，復位時內(nèi)部會鎖存 EA 端狀態(tài)。如 EA 端為高電平（接 Vcc 端）， CPU 則執(zhí)行內(nèi)部程序存儲器中的指令。 Flash 存儲器編程時，該引腳加上 +12V 的編程允許電源 Vpp，當然這必須是該器件是使用 12V 編程電壓 Vpp。 振蕩器特性 XTAL1 和 XTAL2 分別為反向放大器的輸入和輸出。該反向放大器可以配置為片內(nèi)振蕩器。石晶振蕩和陶瓷振蕩均可采用。如采用外部時鐘源驅動器件， XTAL2 應不接。有余輸入至內(nèi)部時鐘信號要通過一個二分頻觸發(fā)器，因此對外部時鐘信號的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬度。 芯片擦除 整個 PEROM 陣列和三個鎖定位的電擦除可通過正確的控制信號組 合，并保持 ALE管腳處于低電平 10ms 來完成。在芯片擦操作中，代碼陣列全被寫 “1” 且在任何非空存儲字節(jié)被重復編程以前，該操作必須被執(zhí)行。 此外， AT89C52 設有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。在閑置模式下， CPU 停止工作 ， 但 RAM、 定時器 、 計數(shù)器 、 串口和中斷系統(tǒng)仍在工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結振蕩器，禁止所用其他芯片功能，直到下一個硬件復位為止。 復位電路 MCS51 單片機復位電路 是指 單片機的初始化操作。單片機啟運運行時，都需要先 本科畢業(yè)設計說明書（論文） 第 12 頁 共 43 頁 復位， 其作用是使 CPU 和系統(tǒng)中其他部件處于一個確定的初始狀態(tài)，并從這個狀態(tài)開始工作。因而，復位是一個很重要的操作方式。但單片機本身是不能自動進行復位的，必須配合相應的外部電路才能實現(xiàn)。 本設計中的復位電路： 圖 復位電路 1) 復位 功能 ： 復位電路的基本功能是：系統(tǒng)上電時提供復位信號，直至系統(tǒng)電源穩(wěn)定后，撤銷復位信號。為可靠起見，電源穩(wěn)定后還要經(jīng)一定的延時才撤銷復位信號，以防電源開關或電源插頭分 合過程中引起的抖動而影響復位。 單片機的復位是由外部的復位電路來實現(xiàn)的。片內(nèi)復位電路是復位引腳 RST 通過一個斯密特觸發(fā)器與復位電路相連，斯密特觸發(fā)器用來抑制噪聲，它的輸出在每個機器周期的 S5P2，由復位電路采樣一次。復位電路通常采用上電自動復位（如圖 (a)）和開關復位 (如圖 (b))兩種方式 [9]。 圖 RC復位電路 2) 單片機復位后的狀態(tài) : 單片機的復位操作使單片機進入初始化狀態(tài)，其中包括使程序計數(shù)器 PC＝ 0000H，這表明程序從 0000H 地址單元開始執(zhí)行。單片機冷啟動后，片內(nèi) RAM 為隨機值，運行中的復位操作不改變片內(nèi) RAM區(qū)中的內(nèi)容， 21 個特殊功能寄存器復位后的狀態(tài)為確定值，見表 。 值得指出的是，記住一些特殊功能寄存器復位后的主要狀態(tài)，對于了解單片機的 本科畢業(yè)設計說明書（論文） 第 13 頁 共 43 頁 初態(tài)，減少應用程序中的初始化部分是十分必要的。 說明：表 中符號 *為隨機狀態(tài) 。 表 寄存器復位后狀態(tài) 表 特殊功能寄存器 初始狀態(tài) 特殊功能寄存器 初始狀態(tài) A B PSW 00H 00H 00H TMOD TCON TH0 00H 00H 00H SP DPL DPH P0— P3 IP IE 07H 00H 00H FFH ***00000B 0**00000B TL0 TH1 TL1 SBUF SCON PCON 00H 00H 00H 不定 00H 0********B PSW＝ 00H，表明選寄存器 0組為工作寄存器組； SP＝ 07H，表明堆棧指針指向片內(nèi) RAM 07H 字節(jié)單元，根據(jù)堆棧操作的先加后壓法則，第一個被壓入的內(nèi)容寫入到 08H單元中； PoP3＝ FFH，表明已向各端口線寫入 1，此時，各端口既可用于輸入又可用于輸出 。 IP＝ 00000B ，表明各個中斷源處于低優(yōu)先級； IE＝ 000000B ，表明各個中斷均被關斷； 系統(tǒng)復位是任何微機系統(tǒng)執(zhí)行的第一步，使整個控制芯片回到默認的硬件狀態(tài)下。 51 單片機的復位是由 RESET 引腳來控制的，此引腳與高電平相接超過 24個振蕩周期后， 51 單片機即進入芯 片內(nèi)部復位狀態(tài)，而且一直在此狀態(tài)下等待，直到 RESET引腳轉為低電平后，才檢查 EA 引腳是高電平或低電平，若為高電平則執(zhí)行芯片內(nèi)部的程序代碼，若為低電平便會執(zhí)行外部程序。 51單片機系統(tǒng) 在 復位時，將其內(nèi)部的一些重要寄存器設置為特定的值，至于內(nèi)部 RAM 的數(shù)據(jù)則不變。 晶振電路 晶振是晶體振蕩器的簡稱，在電氣上它可以等效成一個電容和一個電阻并聯(lián)再串聯(lián)一個電容的二端網(wǎng)絡，電工學上這個網(wǎng)絡有兩個諧振點，以頻率的高低分其中較低的頻率是串聯(lián)諧振，較高的頻率是并聯(lián)諧振。 AT89C52 單片機內(nèi)部有一個用于構成振蕩器 的高增益反相放大器。這個放大器與 本科畢業(yè)設計說明書（論文） 第 14 頁 共 43 頁 作為反饋元件的片外晶體諧振器一起構成一個自激振蕩器。引腳 XTAL1 和 XTAL2 分別是此放大器的輸入端和輸出端，使用外部振蕩器時，外部振蕩信號應直接加到 XTAL1，而 XTAL2 懸空。內(nèi)部方式時，時鐘發(fā)生器對振蕩脈沖二分頻，如晶振為 12MHz，時鐘頻率就為 6MHz。晶振的頻率可以在 1MHz24MHz 內(nèi)選擇。電容取 30PF 左右， 兩個電容取值都是相同的， 沒有相同電容的情況下，可以用兩個 相差不大 電容代替 ， 但不能 相差太大， 這樣會導致 諧振不平衡，容易造成停振或者干脆不起振 [10]。系統(tǒng)的 電路設計是采用的內(nèi)部方式，即利用芯片內(nèi)部的振蕩電路。外接晶體諧振器以及電容 C1 和 C2構成并聯(lián)諧振電路，接在放大器的反饋回路中。對外接電容的值雖然沒有嚴格的要求，但電容的大小會影響震蕩器頻率的高低、震蕩器的穩(wěn)定性、起振的快速性和溫度的穩(wěn)定性。在焊接刷電路板時，晶體振蕩器和電容應盡可能安裝得與單片機芯片靠近，以減少寄生電容，更好地保證震蕩器穩(wěn)定和可靠地工作。 本設計中的晶體振蕩電路如圖 ： 圖 晶體振蕩電路 晶振有一個重要的參數(shù)，那就是負載電容值，選擇與負載電容值相等的并聯(lián)電容，就可以得到晶振標稱的諧振頻率。 放大整形電路 在測待測信號時，須將待測信號放大整形才能使用計數(shù)器計數(shù)，本設計所采用的放大整形電路如下圖所示： 圖 放大整形電路 本科畢業(yè)設計說明書（論文） 第