【文章內(nèi)容簡介】 今電子工程領(lǐng)域已經(jīng)成為通用的硬件描述語言。本文使用 VHDL 硬件描述語言設(shè)計了一個電子鐘系統(tǒng)。該系統(tǒng)在開發(fā)軟件 Quartus Ⅱ環(huán)境中設(shè)計完成，本文給出了設(shè)計該數(shù)字系統(tǒng)的流程和方法，最后通 過 CPLD 實現(xiàn)預(yù)定功能。關(guān)鍵詞：硬件描述語言；VHDL；Quartus Ⅱ；電子鐘；CPLDDesign of Electronic clock Based On Hardware Description Language VHDLAbstract: VHDL（Very High Speed Integrated Circuit Hardware Description Language）has bee the mon hardware description language in today’s electronic engineering field. This article introduces by using VHDL how to design an electronic clock system, which is finished under the Quartus Ⅱenvironment. This article introduces the process and method of the digital system design and left the CPLD to realize the predetermined function.Key words:hardware description language。 VHDL。 Quartus Ⅱ。 electronic clock。CPLD1 引言隨著電子技術(shù)的飛速發(fā)展，各種電子設(shè)備及數(shù)字系統(tǒng)的復(fù)雜度、集成度越來越高，現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏越來越快，要求產(chǎn)品開發(fā)周期短、開發(fā)成本低、保密性和可修改及可擴(kuò)展性好，因此對集成電路的設(shè)計方法不斷提出了新的要求，因此 EDA 技術(shù)應(yīng)運(yùn)而生。所謂 EDA（Electronic Design Automation ）技術(shù)，是依賴目前功能已十分強(qiáng)大的計算機(jī)為工具，代替人完成數(shù)字系統(tǒng)設(shè)計、邏輯綜合、布局布線和仿真工作的技術(shù)。目前，EDA 技術(shù)已經(jīng)成為支撐現(xiàn)代電子設(shè)計的通用平臺，并逐步向支持系統(tǒng)級設(shè)計的方向發(fā)展。只有以硬件描述語言和邏輯綜合為基礎(chǔ)的自頂向下的設(shè)計方法才能滿足日趨復(fù)雜的數(shù)字系統(tǒng)設(shè)計要求。硬件描述語言有很多種，本文應(yīng)用具有強(qiáng)大的電路描述和建模能力的 VHDL 語言進(jìn)行電子鐘系統(tǒng)設(shè)計，為以后深入學(xué)習(xí)和應(yīng)用電子系統(tǒng)現(xiàn)代設(shè)計方法打好基礎(chǔ)，并具有工程實用性。2 相關(guān)知識介紹本文所設(shè)計的電子鐘系統(tǒng)是運(yùn)行在 QuartusⅡ環(huán)境下的一個小型的數(shù)字系統(tǒng)。我采用了自頂向下的設(shè)計方法，應(yīng)用功能強(qiáng)大的硬件描述語言 VHDL 完成系統(tǒng)的設(shè)計仿真。下面就本設(shè)計所用到的技術(shù)作一下簡單的介紹。畢業(yè)設(shè)計2 VHDL 介紹VHDL 是 Very High Speed Integrated Circuit Hardware Description Language 的縮寫，是在 ADA 語言的基礎(chǔ)上發(fā)展起來的硬件描述語言。VHDL 誕生于 1983 年，1987 年 12 月，VHDL 被接納為標(biāo)準(zhǔn)硬件描述語言，即IEEE1076 標(biāo)準(zhǔn)。經(jīng)過不斷更改和改善，1993 年，VHDL 重新修訂并增加了一些功能，即 IEEE 107693 標(biāo)準(zhǔn)。目前在電子工程領(lǐng)域，作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，VHDL 已成為事實上的通用硬件描述語言。電路設(shè)計的描述層次可分為系統(tǒng)級、算法級、寄存器傳輸級、門級和晶體管級，VHDL 的建模范圍可以從最抽象的系統(tǒng)級一直到門級，從多個層次對電路進(jìn)行模擬仿真。它除了具有硬件特征的語句外，其語言形式和描述風(fēng)格以及句法和一般的計算機(jī)高級語言相當(dāng)類似，然而它又有同軟件語言完全不同的性質(zhì)。以下是一個 VHDL 的實例：LIBRARY IEEE。 IEEE 庫使用說明語句USE 。ENTITY mux21 IS 實體說明部分PORT(a,b:IN STD_LOGIC。s:IN STD_LOGIC。y:OUT STD_LOGIC)。END ENTITY mux21。ARCHITECTURE mux21a OF mux21 IS 結(jié)構(gòu)體說明部分BEGINPROCESS(a,b,s)BEGINIF s=’039。 THEN y=a。ELSE y=b。END IF。END PROCESS。END ARCHITECTURE mux21a。這個程序是一個簡單的 2 選 1 多路選擇器的 VHDL 完整描述。它體現(xiàn)出了 VHDL程序的一般結(jié)構(gòu)：使用庫（Use）定義區(qū)——實體（ Entity）定義區(qū)——結(jié)構(gòu)（Architecture ）定義區(qū)。其中 Use 定義區(qū)描述的是這個程序使用的定義庫，類似于 C語言的頭文件包括；Entity 定義區(qū)描述的電子的外部結(jié)構(gòu)，就是指元件的輸入和輸出接口，它用以定義一個芯片的管腳狀態(tài)；Architecture 定義區(qū)里面是這個程序的關(guān)鍵部分，包括算法，功能，硬件的行為等都是在 Architecture 區(qū)里面描述的。畢業(yè)設(shè)計3 一個完整的 VHDL 程序是對一個功能元件從外部和內(nèi)部兩個方面來進(jìn)行描述，由于元件本身具有層次性，因此它既可以作為完成某一功能的邏輯電路單元而獨(dú)立存在，也可以作為一個部件，和其他功能元件一起構(gòu)成更復(fù)雜的功能元件或數(shù)字系統(tǒng)，因此其單元的概念很清晰，可以靈活地應(yīng)用于自頂向下的數(shù)字系統(tǒng)設(shè)計流程。 自頂向下設(shè)計方法本設(shè)計采用自頂向下的設(shè)計方法來完成電子鐘系統(tǒng)。所謂自頂向下的設(shè)計方法，是指在設(shè)計過程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進(jìn)行仿真驗證，再將系統(tǒng)劃分成各個子模塊。然后再對各個子模塊進(jìn)行仿真驗證，合格之后經(jīng) EDA 開發(fā)平臺由計算機(jī)自動綜合成門級電路，進(jìn)行門級仿真驗證。自頂向下的方法強(qiáng)調(diào)在每個層次進(jìn)行仿真驗證，以保證系統(tǒng)性能指標(biāo)的實現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計中出現(xiàn)的錯誤。自頂向下設(shè)計方法有一些突出的優(yōu)點(diǎn)：（1）適應(yīng)于復(fù)雜和大規(guī)模的數(shù)字系統(tǒng)的開發(fā)，便于層次式、結(jié)構(gòu)化的設(shè)計思想。（2）各個子系統(tǒng)可以同時并發(fā)，縮短設(shè)計周期。（3）對于設(shè)計的系統(tǒng)進(jìn)行層層分解，且在每一層次進(jìn)行仿真驗證，設(shè)計錯誤可以在早期發(fā)現(xiàn)，提高了設(shè)計的正確性。（4）邏輯綜合之前的設(shè)計工作與具體的實現(xiàn)工藝、器件等無關(guān)，因此，設(shè)計的可移植性良好。 Quartus Ⅱ開發(fā)平臺Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計輸入到器件編程的全部功能。Quartus II 可以產(chǎn)生并識別 EDIF 網(wǎng)表文件、VHDL 網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動運(yùn)行其他 EDA 工具。Quartus II 軟件的開發(fā)流程可概括為以下幾步：設(shè)計輸入、設(shè)計編譯、設(shè)計時序分析、設(shè)計仿真和器件編程，具有 FPGA 和 CPLD 芯片設(shè)計的所有階段的解決方案。（1）設(shè)計輸入 Quartus II 軟件在 File 菜單中提供 “New Project Wizard...”向?qū)?，引?dǎo)設(shè)計者完成項目的創(chuàng)建。當(dāng)設(shè)計者需要向項目中添加新的 VHDL 文件時，可以通過“New”選項選擇添加。（2）設(shè)計編譯 Quartus II 編譯器完成的功能有：檢查設(shè)計錯誤、對邏輯進(jìn)行綜合、提取定時信息、在指定的 Altera 系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計仿真、定時分析及器件編程。（3）設(shè)計定時分析 單擊 Project 菜單下的“Timing Settings...”選項，可以方便地完成時間參數(shù)的設(shè)定。Quartus II 軟件的時序分析功能在編譯過程結(jié)束之后自動運(yùn)行，并在編譯報告的 Timing Analyses 文件夾中顯示。（4）設(shè)計仿真 Quartus II 軟件允許設(shè)計者使用基于文本的向量文件（.vec ）作為畢業(yè)設(shè)計4 仿真器的激勵，也可以在 Quartus II 軟件的波形編輯器中產(chǎn)生向量波形文件（.vwf）作為仿真器的激勵。（5）器件編程 設(shè)計者可以將配置數(shù)據(jù)通過 MasterBlaster 或 ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過被動串行（Passive Serial）配置模式或 JTAG 模式對器件進(jìn)行配置編程，還可以在 JTAG 模式下給多個器件進(jìn)行編程。 CPLD 簡介CPLD 是 Complex Programmable Logic Device 的縮寫，即復(fù)雜可編程邏輯器件，內(nèi)部結(jié)構(gòu)為“與或陣列” 。該結(jié)構(gòu)來自于典型的 PAL 、GAL 器件的結(jié)構(gòu)。任意一個組合邏輯都可以用“與或”表達(dá)式來描述，所以該“與或陣列”結(jié)構(gòu)能實現(xiàn)大量的組合邏輯功能。CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。CPLD 具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)( 一般在 10,000 件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分。3 電子鐘系統(tǒng)設(shè)計方案 電子鐘系統(tǒng)設(shè)計要求（1）能夠?qū)γ?、分、小時進(jìn)行計時，每日按 24 小時計時制；（2）能夠作為計時器使用；（3）能夠設(shè)定鬧鐘； 系統(tǒng)設(shè)計方案概述及工作原理根據(jù)系統(tǒng)設(shè)計要求，系統(tǒng)設(shè)計采用自頂向下設(shè)計方法，由正常計時模塊、定時器模塊、鬧鐘模塊、數(shù)碼轉(zhuǎn)換模塊、掃描多路輸出模塊組成。（1）首先按下復(fù)位開關(guān) rst 進(jìn)行復(fù)位清零操作，電子鐘從新計時開始。（2）為了便于時鐘計數(shù)，需要 1hz 的時鐘信號。而實驗箱上提供給系統(tǒng)的頻率大于 1hz，這里取 ，所以要對頻率進(jìn)行分頻，用來實現(xiàn)系統(tǒng)輸入信號產(chǎn)生一個 1hz 的時鐘信號。（3）為了設(shè)定鬧鐘，本文設(shè)計了一個目標(biāo)時間調(diào)整程序。將 alarm 的開關(guān)轉(zhuǎn)成on，ok 鍵是 off 時，6 個數(shù)字即顯示 00：00：00，以等待輸入。當(dāng)按下調(diào)秒鍵 sec_tune畢業(yè)設(shè)計5 時，秒針將從 0 持續(xù)增加到 59 后，再返回 0，任何時刻彈出按鍵即顯示當(dāng)時的值，調(diào)分鍵與調(diào)時鍵的原理與此相同。當(dāng) ok 鍵是 on 時，則停止設(shè)定，顯示時間便到正常計時。（4）計時器的原理與鬧鐘程序有相似之處。將 stop 的開關(guān)轉(zhuǎn)成 on，ok 鍵是 off時，6 個數(shù)字即顯示 00：00：00，以等待輸入。當(dāng)按下調(diào)秒鍵 sec_tune 時，秒針將從0 持續(xù)增加到 59 后，再返回 0，任何時刻彈出按鍵即顯示當(dāng)時的值，調(diào)分鍵與調(diào)時鍵的原理與此相同。當(dāng) ok 鍵是 on 時，則停止設(shè)定，顯示時間為所設(shè)定的計時起始時間，并開始進(jìn)行計時，直到計時器顯示 00：00：00 為止。（5）為了節(jié)省 6 個七段顯示器顯示所需的電流消耗，本文利用視覺暫留原理來讓