【文章內(nèi)容簡(jiǎn)介】 u CPLD（ Complex Programmable Logic Device）u FPGA（ Field Programmable Gates Array） CPLD：邏輯單元主要由 “ 與或陣列 ” 構(gòu)成。該結(jié)構(gòu)來自于典型的 PAL、 GAL器件的結(jié)構(gòu)。采用 EEPROM工藝。 FPGA：邏輯單元主體為由靜態(tài)存儲(chǔ)器（ SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過查找表可實(shí)現(xiàn)邏輯函數(shù)功能。一、 CPLD概述YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) 將整個(gè)器件劃分為若干個(gè)區(qū)域，每個(gè)區(qū)域相當(dāng)于一個(gè) GAL，通過全局互連總線將各個(gè)區(qū)域連接起來。CPLD可分為兩大類：n 基本結(jié)構(gòu)的基本結(jié)構(gòu)的 CPLD 仍然保持 GAL的特點(diǎn)，與陣列加宏單元結(jié)構(gòu)。主要是規(guī)模擴(kuò)大，其次在相鄰乘積項(xiàng)的利用、觸發(fā)器結(jié)構(gòu)方面也有所改進(jìn)。n 分區(qū)陣列結(jié)構(gòu)的分區(qū)陣列結(jié)構(gòu)的 CPLDYANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) CPLD結(jié)構(gòu)與工作原理二、基本結(jié)構(gòu)的 CPLD邏輯圖１．共享相鄰乘積項(xiàng)和結(jié)構(gòu)　 　 每個(gè)邏輯單元中含有兩個(gè)或項(xiàng)輸出，而每個(gè)或項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入。每個(gè)或項(xiàng)輸出均可連接到相鄰的連接單元，甚至本單元中的兩個(gè)或項(xiàng)都可用于相鄰的兩個(gè)邏輯單元。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)共享相鄰乘積項(xiàng)和的結(jié)構(gòu) ≥1從其他輸入及反饋端來≥1 宏單元 n1 ≥1 ≥1 ≥1至 n1宏單元≥1至 n+1宏單元選通開關(guān)≥1宏單元 n宏單元n+1返回YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)２． “隱埋 ”觸發(fā)器結(jié)構(gòu)　 在 CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器可與 I/O引出端相連，其余均為 “隱埋 ”觸發(fā)器。它們不與 I/O引出端相連，但有自己的內(nèi)部輸入信號(hào)，其輸出可以通過相應(yīng)的緩沖電路反饋到與陣列，構(gòu)成較復(fù)雜的時(shí)序電路。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)≥1 ≥1≥1C11ＫQ1JRI/O輸出選擇反饋選擇極性選擇結(jié)構(gòu)選擇輸出使能時(shí)鐘反饋到邏輯陣列來自邏輯陣列同步時(shí)鐘 VCC３．觸發(fā)器類型可編程結(jié)構(gòu)　 　 通過對(duì)輸出觸發(fā)器編程，可實(shí)現(xiàn) 4種不同類型的觸發(fā)器結(jié)構(gòu)，即 D、 T、JK和 RS觸發(fā)器。它們與邏輯宏單元相配置，可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu)。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)三、分區(qū)陣列結(jié)構(gòu)的 CPLD小規(guī)模 PLD互聯(lián)資源(a) (b) (c)CPLD三種全局互聯(lián)結(jié)構(gòu)示意圖　 　 分區(qū)陣列結(jié)構(gòu)，即將整個(gè)器件分為若干個(gè)區(qū)。有的區(qū)包含若干個(gè) I/O端、輸入端及規(guī)模較小的與、或陣列和宏單元，相當(dāng)于一個(gè)小規(guī)模的 PLD；有的區(qū)只是完成某些特定的邏輯功能。各區(qū)之間可通過幾種結(jié)構(gòu)的 可編程全局互連總線 連接。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)u通用互連陣列 UIM結(jié)構(gòu)u多陣列矩陣 MAX結(jié)構(gòu)分區(qū)陣列結(jié)構(gòu)有以下兩種形式：YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)１．通用互連陣列 UIM結(jié)構(gòu) （ Universal Interconnect Matrix）UIMFFB 輸出FBI/O模塊FBFFBFBFB輸出I/O模塊快速輸入U(xiǎn)IM結(jié)構(gòu)中含有快速功能模塊FFB和 高集成度功能模塊 FB。兩種模塊以及 I/O模塊通過 通用互連矩陣 連接。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) FFB和 FB都采用 GAL型結(jié)構(gòu)。 FFB適用于快速編（解）碼和高速時(shí)序邏輯電路； FB適用于邏輯功能復(fù)雜且對(duì)時(shí)序要求不高的場(chǎng)合及復(fù)雜的組合邏輯電路。 采用通用互連矩陣 UIM進(jìn)行器件內(nèi)部邏輯連接，可保證所有連接路徑延遲時(shí)間相同。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)２．多陣列矩陣 MAX結(jié)構(gòu)（ Multiple Array Matrix）　 MAX結(jié)構(gòu)由邏輯陣列塊 LAB（ Logic Array Block）、I/O模塊和可編程互連陣列 PIA（ Programmable Interconnect Array）構(gòu)成。 每 16個(gè)宏單元組成一組，構(gòu)成一個(gè)靈活的邏輯陣列模塊 LAB。多個(gè) LAB通過可編程互連陣列 PIA和全局總線相連。每個(gè) LAB還與相應(yīng)的 I/O控制模塊相連，以提供直接的輸入和輸出通道。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)PIALABBI/O控制塊I/O引出端...LABDI/O控制塊I/O引出端...LABAI/O控制塊I/O引出端...LABCI/O控制塊I/O引出端...... ... ... ...輸入 /全局時(shí)鐘輸入 /使能 /全局時(shí)鐘輸入 /使能輸入 /全局復(fù)位多陣列矩陣 MAX結(jié)構(gòu) 返回YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)多陣列矩陣 MAX結(jié)構(gòu)YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) MAX 7000S 器件的宏單元結(jié)構(gòu)　 　 MAX結(jié)構(gòu)中，每個(gè)宏單元有一個(gè)可編程的 與 陣列 和一個(gè)固定的 或 陣列， 以及一個(gè)具有獨(dú)立可編程時(shí)鐘、時(shí)鐘使能、清除和置位功能的 可配置觸發(fā)器。宏單元 MAX7000系列中的宏單元 邏輯陣列邏輯陣列 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣 可編程寄存器可編程寄存器 三種時(shí)鐘輸入模式 全局時(shí)鐘信號(hào) 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘 YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) MAX 7000S 器件的宏單元結(jié)構(gòu)宏單元 YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 擴(kuò)展乘積項(xiàng) YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)并聯(lián)擴(kuò)展項(xiàng)饋送方式 YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)可編程連線陣列 (PIA) PIA信號(hào)布線到 LAB的方式 YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù)I/O控制塊 EPM7128S器件的 I/O控制塊 三態(tài)緩沖器三態(tài)緩沖器YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) FPGA結(jié)構(gòu)與工作原理一、查找表的原理與結(jié)構(gòu)二、 FLEX10K系列器件三、 CPLD和 FPGA的主要區(qū)別內(nèi)容概要內(nèi)容概要YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) 一、查找表的原理與結(jié)構(gòu) 查找表（ LookUpTable)簡(jiǎn)稱為 LUT， LUT本質(zhì)上就是一個(gè) RAM。大部分 FPGA采用基于 SRAM(靜態(tài)隨機(jī)存儲(chǔ)器 )的查找表立即形成結(jié)構(gòu)，就是用 SRAM來構(gòu)成邏輯函數(shù)發(fā)生器。查找表是 FPGA中可編程的最小邏輯單元。YANGTZE NORMAL UNIVERSITY物理學(xué)與電子工程學(xué)院 第 2章 PLD硬件特性與編程技術(shù) 目前 FPGA中多使用 4輸入的 LUT，所以每一個(gè) LUT可以看成一個(gè)有 4位地址線的 16x1的 RAM。查找表結(jié)構(gòu) 查找表實(shí)現(xiàn)方式Y(jié)ANGTZE NORMAL UNIVERSITY物理學(xué)