基本單元電路4(編輯修改稿)
2024-10-27 15:52 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ters is used to create a delay between the phases of the clock). ? 這樣觸發(fā)器的輸出只在時(shí)鐘的上升沿和倒相時(shí)鐘的下降沿變化 . (The resulting flipflop can only change states during the delayed interval between the rising edge of the clock and falling edge of the inverted clock). ? 延時(shí)間隙后 , 被鎖定到穩(wěn)態(tài) (After the delay interval the FF is latched into a stable state). Edge Triggered D FlipFlops (邊沿觸發(fā) D觸發(fā)器） ?另一種實(shí)現(xiàn)邊沿 D觸發(fā)器的方法是用反饋倒相器和傳輸門 . (An alternative approach to implementing an edge triggered D FlipFlop involves using feed back inverters and clocked pass gates). ?邊沿觸發(fā)操作由主 從結(jié)構(gòu)保證 . (Edge triggered operation is insured by the masterslave configuration). Edge Triggered D FlipFlops(邊沿觸發(fā) D觸發(fā)器） CLK D Q B 波形圖 CLK： 時(shí)鐘信號(hào)CLR： 清零信號(hào)SET： 置位信號(hào) A Simple D FlipFlop ?交叉耦合的倒相器和傳輸門可組成簡(jiǎn)單的 D 觸發(fā)器 . ?當(dāng)時(shí)鐘變到低電平 , 輸入處于開關(guān)電壓時(shí) , 考慮輸出結(jié)果 . ? 倒相器處于不定態(tài) , 此時(shí)鎖存器稱為亞穩(wěn)態(tài) (Inverters are in an unknown state and the latch is said to be in a metastable state) ? 當(dāng)傳輸門關(guān)閉時(shí) , 鎖存器可以保持在這個(gè)不確定狀態(tài) (With the pass gates closed the latch could stay in this state indefinitely) ? 然而 , 隨著時(shí)間的推移 , 噪聲和交叉耦合倒相器的正反饋都會(huì)將鎖存器推到確定態(tài) (However, over time noise and the positive feed back associated with the cross coupled inverts will eventually push the latch into a stable state). 靜態(tài) RAM單元 (The SRAM Cell) ?交叉連接的倒相器電路形成 SRAM 單元 . ?在這種情況下 , D和 D(bar) 變成 bit 和bit(bar) ?時(shí)鐘信號(hào)被字選擇線 (word select line） 所代替 . ?注意只用到 NMOS傳輸晶體管是為了節(jié)省面積和減少互連線的復(fù)雜性 . An improved SRAM Cell ?PMOS 晶體管用 n+ 和 p+摻雜的多晶硅電阻來替代 . ?版圖形成了一個(gè)泄漏的雙極晶體管 , 其典型的電阻是 10M? (或者更大 ). ?此單元的主要好處是它的版圖比較緊湊 . The DRAM Cell ?在 DRAM 單元中 , 電容用來保持位值的電荷 . ?在早期的 DRAM 設(shè)計(jì)中 , 電容使用其它 FET晶體管實(shí)現(xiàn)的 Layout of DRAM Layout of DRAM Modern DRAM circuits ?應(yīng)用晶體管作為存貯電容需要更大的面積 (Use of a transistor for t
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