【文章內(nèi)容簡(jiǎn)介】 函數(shù)。另外，本章還介紹了Verilog硬件描述語(yǔ)言中的兩種數(shù)據(jù)類型。 標(biāo)識(shí)符　　Verilog HDL中的標(biāo)識(shí)符(identifier)可以是任意一組字母、數(shù)字、$符號(hào)和_(下劃線)符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。另外，標(biāo)識(shí)符是區(qū)分大小寫(xiě)的。以下是標(biāo)識(shí)符的幾個(gè)例子：CountCOUNT //與Count不同。_R1_D2R56_68FIVE$　　轉(zhuǎn)義標(biāo)識(shí)符(escaped identifier )可以在一條標(biāo)識(shí)符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識(shí)符以\ (反斜線)符號(hào)開(kāi)頭，以空白結(jié)尾（空白可以是一個(gè)空格、一個(gè)制表字符或換行符）。下面例舉了幾個(gè)轉(zhuǎn)義標(biāo)識(shí)符：\7400\.*.$\{******}\~Q\OutGate 與OutGate相同?！　∽詈筮@個(gè)例子解釋了在一條轉(zhuǎn)義標(biāo)識(shí)符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。也就是說(shuō)，標(biāo)識(shí)符\OutGate 和標(biāo)識(shí)符OutGate恒等。　　Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語(yǔ)言中的所有保留字。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。例如，標(biāo)識(shí)符always(這是個(gè)關(guān)鍵詞)與標(biāo)識(shí)符ALWAYS(非關(guān)鍵詞)是不同的?！　×硗?，轉(zhuǎn)義標(biāo)識(shí)符與關(guān)鍵詞并不完全相同。標(biāo)識(shí)符\initial 與標(biāo)識(shí)符initial（這是個(gè)關(guān)鍵詞）不同。注意這一約定與那些轉(zhuǎn)義標(biāo)識(shí)符不同。 注釋　　在Verilog HDL中有兩種形式的注釋。/*第一種形式:可以擴(kuò)展至多行 *///第二種形式:在本行結(jié)束。 格式　　Verilog HDL區(qū)分大小寫(xiě)。也就是說(shuō)大小寫(xiě)不同的標(biāo)識(shí)符是不同的。此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。白空（新行、制表符和空格）沒(méi)有特殊意義。下面通過(guò)實(shí)例解釋說(shuō)明：initial begin Top = 339。 b001。 2 Top = 339。 b011。 end和下面的指令一樣:initialbeginTop = 339。 b001。2 Top = 339。 b011。end 系統(tǒng)任務(wù)和函數(shù)　　以$字符開(kāi)始的標(biāo)識(shí)符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機(jī)制。這種機(jī)制可在設(shè)計(jì)的不同部分被調(diào)用。任務(wù)可以返回0個(gè)或多個(gè)值。函數(shù)除只能返回一個(gè)值以外與任務(wù)相同。此外，函數(shù)在0時(shí)刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。$display (Hi, you have reached LT today)。/* $display 系統(tǒng)任務(wù)在新的一行中顯示。*/$time//該系統(tǒng)任務(wù)返回當(dāng)前的模擬時(shí)間?！　∠到y(tǒng)任務(wù)和系統(tǒng)函數(shù)在第10章中詳細(xì)講解。 編譯指令　　以`（反引號(hào)）開(kāi)始的某些標(biāo)識(shí)符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效（編譯過(guò)程可跨越多個(gè)文件），直到遇到其它的不同編譯程序指令。完整的標(biāo)準(zhǔn)編譯器指令如下:* `define, `undef* `ifdef, `else, `endif* `default_nettype* `include* `resetall* `timescale* `unconnected_drive, `nounconnected_drive* `celldefine, `endcelldefine `define 和`undef　　`define指令用于文本替換，它很像C語(yǔ)言中的define 指令，如:`define MAX_BUS_SIZE 32. . .reg [ `MAX_BUS_SIZE 1:0 ] AddReg。一旦`define 指令被編譯，其在整個(gè)編譯過(guò)程中都有效。例如，通過(guò)另一個(gè)文件中的`define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。`undef 指令取消前面定義的宏。例如:`define WORD 16 //建立一個(gè)文本宏替代。. . .wire [ `WORD : 1] Bus。. . .`undef WORD// 在`undef編譯指令后, WORD的宏定義不再有效. `ifdef、`else 和`endif　　這些編譯指令用于條件編譯，如下所示：`ifdef WINDOWSparameter WORD_SIZE = 16`elseparameter WORD_SIZE = 32`endif　　在編譯過(guò)程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說(shuō)明?！　else 程序指令對(duì)于`ifdef 指令是可選的。 `default_nettype　　該指令用于為隱式線網(wǎng)指定線網(wǎng)類型。也就是將那些沒(méi)有被說(shuō)明的連線定義線網(wǎng)類型。`default_nettype wand　　該實(shí)例定義的缺省的線網(wǎng)為線與類型。因此，如果在此指令后面的任何模塊中沒(méi)有說(shuō)明的連線，那么該線網(wǎng)被假定為線與類型。 `include　　`include 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對(duì)路徑名定義，也可以用全路徑名定義, 例如:`include . . / . . /　　編譯時(shí)，這一行由文件“../../” 的內(nèi)容替代。 `resetall　　該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。`resetall例如，該指令使得缺省連線類型為線網(wǎng)類型。 `timescale　　在Verilog HDL 模型中，所有時(shí)延都用單位時(shí)間表述。使用`timescale編譯器指令將時(shí)間單位與實(shí)際時(shí)間相關(guān)聯(lián)。該指令用于定義時(shí)延的單位和時(shí)延精度。`timescale編譯器指令格式為：`timescale time_unit / time_precisiontime_unit 和time_precision 由值和100以及單位s、ms、us、ns、ps和fs組成。例如：`timescale 1ns/100ps表示時(shí)延單位為1ns, 時(shí)延精度為100ps。`timescale 編譯器指令在模塊說(shuō)明外部出現(xiàn), 并且影響后面所有的時(shí)延值。例如:`timescale 1ns/ 100psmodule AndFunc (Z, A, B)。output Z。input A, B。and (, ) Al (Z, A, B)。//規(guī)定了上升及下降時(shí)延值。endmodule　　編譯器指令定義時(shí)延以ns為單位，并且時(shí)延精度為1/10 ns（100 ps）。因此， ns, ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,`timescale 10ns/1ns　　, ?！　≡诰幾g過(guò)程中，`timescale指令影響這一編譯器指令后面所有模塊中的時(shí)延值，直至遇到另一個(gè)`timescale指令或`resetall指令。當(dāng)一個(gè)設(shè)計(jì)中的多個(gè)模塊帶有自身的`timescale編譯指令時(shí)將發(fā)生什么？在這種情況下，模擬器總是定位在所有模塊的最小時(shí)延精度上，并且所有時(shí)延都相應(yīng)地?fù)Q算為最小時(shí)延精度。例如，`timescale 1ns/ 100psmodule AndFunc (Z, A, B)。output Z。input A, B。and (, ) Al (Z, A, B)。endmodule`timescale 10ns/ 1nsmodule TB。reg PutA, PutB。wire GetO。initialbeginPutA = 0。PutB = 0。 PutB = 1。 PutA = 1。15 PutB = 0。endAndFunc AF1(GetO, PutA, PutB)。endmodule　　在這個(gè)例子中，每個(gè)模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應(yīng)用于時(shí)延。因此，在第一個(gè)模塊中， ns, ns。 ns, ns, 15對(duì)應(yīng)150 ns。如果仿真模塊TB，設(shè)計(jì)中的所有模塊最小時(shí)間精度為100 ps。因此，所有延遲（特別是模塊TB中的延遲）將換算成精度為100 ps。延遲52 ns現(xiàn)在對(duì)應(yīng)520*100 ps，104對(duì)應(yīng)1040*100 ps，150對(duì)應(yīng)1500*100 ps。更重要的是，仿真使用100 ps為時(shí)間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。 `unconnected_drive和`nounconnected_drive　　在模塊實(shí)例化中，出現(xiàn)在這兩個(gè)編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態(tài)或者為反偏電路狀態(tài)。`unconnected_drive pull1. . ./*在這兩個(gè)程序指令間的所有未連接的輸入端口為正偏電路狀態(tài)（連接到高電平）*/`nounconnected_drive`unconnected_drive pull0. . ./*在這兩個(gè)程序指令間的所有未連接的輸入端口為反偏電路狀態(tài)（連接到低電平）*/`nounconnected_drive `celldefine 和 `endcelldefine　　這兩個(gè)程序指令用于將模塊標(biāo)記為單元模塊。它們表示包含模塊定義，如下例所示。`celldefinemodule FD1S3AX (D, CK, Z) 。. . .endmodule`endcelldefine　　某些PLI例程使用單元模塊。 值集合　　Verilog HDL有下列四種基本的值：　　1) 0：邏輯0或“假”　　2) 1：邏輯1或“真”　　3) x：未知　　4) z：高阻　　注意這四種值的解釋都內(nèi)置于語(yǔ)言中。如一個(gè)為z的值總是意味著高阻抗，一個(gè)為0的值通常是指邏輯0。在門(mén)的輸入或一個(gè)表達(dá)式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫(xiě)的，也就是說(shuō)，值0x1z與值0X1Z相同。Verilog HDL中的常量是由以上這四類基本值組成的?！　erilog HDL中有三類常量：　　1) 整型　　2) 實(shí)數(shù)型　　3) 字符串型下劃線符號(hào)（_）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒(méi)有意義。它們能用來(lái)提高易讀性；唯一的限制是下劃線符號(hào)不能用作為首字符。 整型數(shù)　　整型數(shù)可以按如下兩種方式書(shū)寫(xiě)：　　1) 簡(jiǎn)單的十進(jìn)制數(shù)格式　　2) 基數(shù)格式1. 簡(jiǎn)單的十進(jìn)制格式這種形式的整數(shù)定義為帶有一個(gè)可選的 “+”（一元）或 “－”（一元）操作符的數(shù)字序列。下面是這種簡(jiǎn)易十進(jìn)制形式整數(shù)的例子。32 十進(jìn)制數(shù)32－15 十進(jìn)制數(shù)－15這種形式的整數(shù)值代表一個(gè)有符號(hào)的數(shù)。負(fù)數(shù)可使用兩種補(bǔ)碼形式表示。因此32在5位的二進(jìn)制形式中為10000，在6位二進(jìn)制形式中為110001；－15在5位二進(jìn)制形式中為10001，在6位二進(jìn)制形式中為110001。2. 基數(shù)表示法這種形式的整數(shù)格式為：[size ] 39。base valuesize 定義以位計(jì)的常量的位長(zhǎng)；base為o或O（表示八進(jìn)制），b或B（表示二進(jìn)制），d或D（表示十進(jìn)制），h或H（表示十六進(jìn)制）之一；value是基于base的值的數(shù)字序列。值x和z以及十六進(jìn)制中的a到f不區(qū)分大小寫(xiě)。下面是一些具體實(shí)例：539。O37 5位八進(jìn)制數(shù)439。D2 4位十進(jìn)制數(shù)439。B1x_01 4位二進(jìn)制數(shù)739。Hx 7位x(擴(kuò)展的x), 即xxxxxxx439。hZ 4位z(擴(kuò)展的z) , 即zzzz439。d4 非法：數(shù)值不能為負(fù)839。h 2 A 在位長(zhǎng)和字符之間,以及基數(shù)和數(shù)值之間允許出現(xiàn)空格339。b001 非法: ` 和基數(shù)b之間不允許出現(xiàn)空格(2+3)39。b10 非法:位長(zhǎng)不能夠?yàn)楸磉_(dá)式注意，x（或z）在十六進(jìn)制值中代表4位x（或z），在八進(jìn)制中代表3位x（或z），在二進(jìn)制中代表1位x（或z）?！　』鶖?shù)格式計(jì)數(shù)形式的數(shù)通常為無(wú)符號(hào)數(shù)。這種形式的整型數(shù)的長(zhǎng)度定義是可選的。如果沒(méi)有定義一個(gè)整數(shù)型的長(zhǎng)度，數(shù)的長(zhǎng)度為相應(yīng)值中定義的位數(shù)。下面是兩個(gè)例子：39。o721 9位八進(jìn)制數(shù)39。hAF 8位十六進(jìn)制數(shù)如果定義的長(zhǎng)度比為常量指定的長(zhǎng)度長(zhǎng)，通常在左邊填0補(bǔ)位。但是如果數(shù)最左邊一位為x或z，就相應(yīng)地用x或z在左邊補(bǔ)位。例如：1039。b10 左邊添0占位, 00000000101039。bx0x1 左邊添x占位,xxxxxxx0x1如果長(zhǎng)度定義得更小，那么最左邊的位相應(yīng)地被截?cái)?。例如?39。b1001_0011與339。b011 相等539。H0FFF 與539。H1F 相等？字符在數(shù)中可以代替值z(mì)在值z(mì)被解釋為不分大小寫(xiě)的情況下提高可讀性（參見(jiàn)第8章）。 實(shí)數(shù)　　實(shí)數(shù)可以用下列兩種形式定義：　　1) 十進(jìn)制計(jì)數(shù)法；例如2. //非法：小數(shù)點(diǎn)兩側(cè)必須有1位數(shù)字　　2) 科學(xué)計(jì)數(shù)法； 這種形式的實(shí)數(shù)舉例如下： 。 忽略下劃線 (e與E相同)5E－4 　　Verilog語(yǔ)言定義了實(shí)數(shù)如何隱式地轉(zhuǎn)換為整數(shù)。實(shí)數(shù)通過(guò)四舍五入被轉(zhuǎn)換為最相近的整數(shù)。， 轉(zhuǎn)換為整數(shù)42, 轉(zhuǎn)換為整數(shù)93－ 轉(zhuǎn)換為整數(shù)－16－ 轉(zhuǎn)換為整數(shù)－26 字符串　　字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫(xiě)。例如:INTERNAL ERRORREACHED－HERE用8位ASCII值表示的字符可看作是無(wú)符號(hào)整數(shù)。因此字符串是8位ASCII值的序列。為存儲(chǔ)字符串“INTERNAL ERROR”，變量需要8*14位。reg [1 : 8*14] Message。. . .Message = INTERNAL ERROR反斜線 (\ ) 用于對(duì)確定的特殊字符轉(zhuǎn)義。