基于eda技術(shù)設(shè)計(jì)的一個(gè)簡(jiǎn)易的八音符電子琴(編輯修改稿)
2024-09-01 21:15 本頁面
【文章內(nèi)容簡(jiǎn)介】 高低音顯示信號(hào)tone0 : out integer range 0 to 2047)。 音符的分頻系數(shù)end tone。architecture Behavioral of tone isbeginsearch :process(index) 此進(jìn)程完成音符到音符的分頻系數(shù)譯碼，音符的顯示，高低音階begincase index iswhen 00000001 = tone0=773。code=1001111。high=39。139。when 00000010= tone0=912。code=0010010。high=39。139。when 00000100 = tone0=1036。code=0000110。high=39。139。when 00001000 = tone0=1116。code=1001100。high=39。139。when 00010000 = tone0=1197。code=0100100。high=39。139。when 00100000 = tone0=1290。code=0100000。high=39。039。when 01000000 = tone0=1372。code=0001111。high=39。039。when 10000000 = tone0=1410。code=0000000。high=39。039。when others = tone0=2047。code=0000001。high=39。039。end case。end process。end Behavioral。3. 數(shù)控分頻模塊VHDL程序文件名：。功 能：實(shí)現(xiàn)數(shù)控分頻。library IEEE。use 。use 。use 。entity speaker isPort ( clk1 : in std_logic。 系統(tǒng)時(shí)鐘tone1 : in integer range 0 to 30624。 音符分頻系數(shù)spks : out std_logic)。 驅(qū)動(dòng)揚(yáng)聲器的音頻信號(hào)end speaker。architecture Behavioral of speaker issignal preclk,fullspks:std_logic。beginpulse1:process(clk1) 此進(jìn)程對(duì)系統(tǒng)時(shí)鐘進(jìn)行4分頻variable count:integer range 0 to 8。beginif clk139。event and clk1=39。139。 then count:=count+1。if count=2 then preclk=39。139。 elsif count=4 then preclk=39。039。count:=0。end if。end if。end process pulse1。genspks:process(preclk,tone1)此進(jìn)程按照tone1輸入的分頻系數(shù)對(duì)8MHz的脈沖再次分頻，得到所需要的音符頻率variable count11:integer range 0 to 30624。beginif preclk39。event and preclk=39。139。 thenif count11tone1 then count11:=count11+1。fullspks=39。139。else count11:=0。fullspks=39。039。end if。end if。end process。delaysps:process(fullspks) 此進(jìn)程對(duì)fullspks進(jìn)行2分頻variable count2 :std_logic:=39。039。beginif fullspks39。event and fullspks=39。13
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