收稿日期05610高分辨感應(yīng)測(cè)井儀井下數(shù)據(jù)采集和通信電(編輯修改稿)
2025-08-31 00:19 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 必須要高穩(wěn)定、高精度、低溫度漂移以及低噪聲。AD977轉(zhuǎn)換結(jié)果在內(nèi)部數(shù)據(jù)在時(shí)鐘上升沿時(shí)送往數(shù)據(jù)端口，由于AD977為TTL邏輯電平，所以轉(zhuǎn)換數(shù)據(jù)不能直接被DSP所接收，這里經(jīng)過(guò)FPGA來(lái)實(shí)現(xiàn)AD977與DSP之間的電平轉(zhuǎn)換，通過(guò)DSP串口實(shí)現(xiàn)數(shù)據(jù)的同步接收。本系統(tǒng)中接收部分采用了FPGA中的RAM來(lái)解決高速數(shù)據(jù)的接收問(wèn)題，并且FPGA內(nèi)部采用了FIFO結(jié)構(gòu)，其結(jié)構(gòu)原理如圖2所示。Xc4010xl芯片內(nèi)有豐富的RAM資源，功耗低，能夠支持高達(dá)250MHZ的雙向I/O接口,使用25616位RAM時(shí)最大訪問(wèn)頻率可達(dá)212MHZ。圖2 FPGA內(nèi)數(shù)據(jù)接收FIFO結(jié)構(gòu)原理3．?dāng)?shù)據(jù)采集的工作原理DSP工作在55MHZ下，由DSP控制引腳開(kāi)啟數(shù)據(jù)采集時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)也作為FIFO的寫(xiě)時(shí)鐘信號(hào)。采樣開(kāi)始DSP開(kāi)始計(jì)時(shí)以控制采樣時(shí)長(zhǎng)，同時(shí)從FPGA中的FIFO中讀取數(shù)據(jù)。數(shù)據(jù)寬度為26位，分兩個(gè)通道，每個(gè)通道包括12位數(shù)據(jù)位和一位模擬輸入超限判別位。時(shí)間到便停止采集數(shù)據(jù)，其程序流程圖如下：圖3 數(shù)據(jù)采集程序流程圖三．通信部分電路通信部分采用曼徹斯特編碼，曼徹斯特編碼又稱雙相編碼，是種超越傳統(tǒng)數(shù)字傳輸極限的編碼／解碼方法。常規(guī)傳輸?shù)闹饕毕菔墙邮斩藳](méi)有時(shí)鐘信號(hào)，無(wú)法識(shí)別收到數(shù)據(jù)位的開(kāi)始與結(jié)束以及位的寬度等。曼徹斯特編碼解決遠(yuǎn)距離傳輸數(shù)據(jù)沒(méi)有時(shí)鐘的問(wèn)題。它是將普通二進(jìn)制數(shù)據(jù)與其位率時(shí)鐘相異或得來(lái)的，從而使信號(hào)本身就包含時(shí)鐘，使得信號(hào)傳輸速率大大增加，且適合遠(yuǎn)距離傳輸。曼徹斯特的編碼與解碼主要由專用集成片HD15530完成。根據(jù)其接口時(shí)序關(guān)系，設(shè)計(jì)了其外圍電路，其中組合邏輯時(shí)序邏輯在FPGA中實(shí)現(xiàn)，大大降低了系統(tǒng)體積和功耗，增加了系統(tǒng)的可靠性。原理框圖如下：圖4 曼徹斯特編碼解碼原理框圖如圖4所示，
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