本科畢業(yè)設(shè)計(jì)中期檢查報(bào)告(編輯修改稿)
2025-08-30 04:59 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 starMUX64—8SEL[2..0] BZHBENABCLK BZQ[31..0]CLR 100MHz標(biāo)準(zhǔn)頻率信號(hào)BCLKD QCLR 預(yù)置門(mén)控信號(hào) 被測(cè)頻率TCLK TFENATCLK TSQ [31..0]CLR Data[7..0]清零信號(hào)CLR 數(shù)據(jù)輸出通道選擇 SEL[2..0] 等精度頻率計(jì)主控結(jié)構(gòu) 完成單片機(jī)模塊及了解SOC系統(tǒng) 單片機(jī)用于控制FPGA的測(cè)頻操作和讀取數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)P0口直接讀取測(cè)試數(shù)據(jù)，P2口向FPGA發(fā)控制命令。管腳連接方式1） 單片機(jī)的P0口接8位數(shù)據(jù)DATA[7..0],負(fù)責(zé)讀取測(cè)頻數(shù)據(jù)。2） 單品阿基可以通過(guò)信號(hào)START，了解計(jì)數(shù)是否結(jié)束，以確定合適可以讀取數(shù)據(jù)。3） EEND的功能與START基本相同，當(dāng)其由低電平變成高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束。4） ，[2..0]相接，用于控制多路通道的數(shù)據(jù)選擇。當(dāng)SEL分別為“000”，“001”“010”“011”時(shí)，由低8位到高8位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng)SEL分別為“100”，“101”，“110”，“111”時(shí)，由低8位到高8位讀出待測(cè)頻率計(jì)數(shù)值。5） ，高電平有效。每一測(cè)頻周期開(kāi)始時(shí)，都應(yīng)該首先清零。6） 。CL和SPUL協(xié)同控制測(cè)試操作。即當(dāng)SOUL為1時(shí)，CL作為預(yù)置門(mén)控信號(hào)，用于測(cè)頻計(jì)數(shù)的時(shí)間控制；當(dāng)SPUL為“0”時(shí)CL作為測(cè)脈寬控制信號(hào)。這時(shí)，CL若為‘1’測(cè)TC
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