【文章內容簡介】 在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉換。圖419 DDS相位累加器波形存儲器所儲存的幅度值與余弦信號有關。余弦信號波形在一個周期內相位幅度的變化關系可以用圖420中的相位圓表示，每一個點對應一個特定的幅度值。一個N位的相位累加器對應著圓上 個相位點，其相位分辨率為 。若 ，則共有16種相位值與16種幅度值相對應，并將相應的幅度值存儲于波形存儲器中，存儲器的字節(jié)數(shù)決定了相位量化誤差。在實際的DDS中，可利用正弦波的對稱性，可以將 范圍內的幅、相點減小到 內以降低所需的存儲量，量化的比特數(shù)決定了幅度量化誤差。圖420 三角函數(shù)相位與幅度的對應關系波形存儲器的輸出送到 D/A 轉換器，D/A 轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。DDS 在相對帶寬、頻率轉換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為系統(tǒng)提供的信號源優(yōu)于模擬信號源。 DDS模塊的輸出頻率 是系統(tǒng)工作頻率 、相位累加器比特數(shù)N以及頻率控制字K三者的一個函數(shù)，其數(shù)學關系由式()給出。 () 它的頻率分辨率，即頻率的變化間隔為； () DDS IP Core的調用 DDS模塊IP Core的用戶界面如圖421所示。該IP Core支持余弦、正弦以及正交函數(shù)的輸出，旁瓣抑制比的范圍從18dB 到115dB，可同時獨立支持16個通道。其中的查找表既可以利用分布式RAM，也可利用塊RAM。圖421 DDS IP Core的用戶界面DDS模塊的信號端口說明如下：（1）CLK：輸入信號，DDS模塊的工作時鐘，對DDS輸出信號的頻率和頻率分辨率有很大的影響。即式()中的 。 （2）A：輸入信號，由于DDS模塊的相位增量存儲器和相位偏置寄存器共用一個數(shù)據(jù)通道，A端口信號用于片選相位增量寄存器和偏置寄存器。當A端口的最高位為1時，相位偏置寄存器被選中；當其為0時，則選中相位增量寄存器。其余的低4位比特用于片選DDS的輸出通道，最多可以輸出 16路信號。 （3）WE：輸入信號，寫有效控制信號，高有效。只有當WE為高時，DATA端口的數(shù)值才能被寫入相應的寄存器中。 （4）DATA：輸入信號，時分復用的數(shù)據(jù)總線，用于配置相位增量寄存器和相位偏置寄存器。 （5）ACLR：輸入信號，異步的清空信號，高有效。當ACLR等于1時，DDS模塊內部所有的寄存器都被清空，RDY信號也會被拉低。 （6）SCLR：輸入信號，同步的清空信號，高有效。當SCLR等于1時，DDS模塊內部所有的寄存器都被清空，RDY信號也會被拉低。 （7）RDY：輸出信號，輸出握手信號。當其為高時，標志輸出信號已經(jīng)準備好。 （8）CHANNEL：輸出信號，輸出通路的下標。用于表明當前時刻輸出端為哪一路輸出，其位寬由通道數(shù)決定。 （9）SINE：輸出信號，用于輸出正弦的時間序列。 （10）COSINE：輸出信號，用于輸出余弦的時間序列。 例42 使用DDS IP Core實例化一個4MHz，帶外抑制比為60dB的正、余弦信號發(fā)生器，假設工作時鐘為100MHz。 IP Core直接生成DDS的Verilog模塊接口為： module mydds( DATA, WE,A, CLK, SINE,COSINE )。 // synthesis black_boxinput [27 : 0] DATA。 input WE。 input [4 : 0] A。 input CLK。 output [9 : 0] SINE。 output [9 : 0] COSINE。 …… endmodule 在使用時，直接調用mydds模塊即可，如 module dds1(DATA, WE, A, CLK, SINE, COSINE)。 input [27 : 0] DATA。 //經(jīng)過計算，DATA= 10737418.input WE。 input [4 : 0] A。input CLK。 output [9 : 0] SINE。output [9 : 0] COSINE。 mydds mydds1( .DATA(DATA),.WE(WE), .A(A),.CLK(CLK), .SINE(SINE), .COSINE(COSINE) )。 endmodule 上述程序經(jīng)過綜合后，得到如圖422所示的RTL級結構圖。圖422 DDS模塊的RTL結構圖 經(jīng)過ModelSim仿真測試，得到的功能波形圖如圖423所示：圖423 DDS模塊的局部功能仿真波形圖注意：經(jīng)過筆者大量驗證發(fā)現(xiàn)，在ISE IP core時，只有采用wire型的變量控制DDS才能在ModelSim中得到正確結果，使用reg型的變量不能成功操控該IP core。第3節(jié) 基于ISE的開發(fā)流程例43 ISE開發(fā)流程演示代碼，將輸入的數(shù)據(jù)加1寄存并輸出。 module test(clk, din, dout)。 input clk。 input [7:0] din。 output [7:0] dout。 reg [7:0] dout。 always @(posedge clk) begin dout = din + 1。 end endmodule 基于Xilinx XST的綜合 所謂綜合，就是將HDL語言、原理圖等設計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接（網(wǎng)表），并根據(jù)目標和要求（約束條件）優(yōu)化所生成的邏輯連接，生成EDF文件。XST內嵌在ISE 3以后的版本中，并且在不斷完善。此外，由于XST是Xilinx公司自己的綜合工具，對于部分Xilinx芯片獨有的結構具有更好的融合性。 完成了輸入、仿真以及管腳分配后就可以進行綜合和實現(xiàn)了。在過程管理區(qū)雙擊SynthesizeXST，如圖424所示，就可以完成綜合，并且能夠給出初步的資源消耗情況。圖425給出了模塊所占用的資源。圖424 設計綜合窗口圖425 綜合結果報告 綜合可能有3種結果：如果綜合后完全正確，則在SynthesizeXST前面有一個打鉤的綠色小圈圈；如果有警告，則出現(xiàn)一個帶感嘆號的黃色小圓圈，如本例所示；如果有錯誤，則出現(xiàn)一個帶叉的紅色小圈圈。綜合完成之后，可以通過雙擊View RTL Schematics來查看RTL級結構圖，察看綜合結構是否按照設計意圖來實現(xiàn)電路。ISE會自動調用原理圖編輯器ECS來瀏覽RTL結構，所得到的RTL結構圖如圖426所示，綜合結果符合設計者的意圖，調用了加法器和寄存器來完成邏輯。圖426 經(jīng)過綜合后的RTL級結構圖 一般在使用XST時，所有的屬性都采用默認值。其實XST對不同的邏輯設計可提供豐富、靈活的屬性配置。打開ISE中的設計工程，在過程管理區(qū)選中“Synthesis –XST”并單擊右鍵，彈出界面如圖427所示。圖427 綜合選項 由圖427可以看出，XST配置頁面分為綜合選項（Synthesis Options）、HDL語言選項（HDL Options）以及Xilinx特殊選項（Xilinx Specific Options）等三大類，分別用于設置綜合的全局目標和整體策略、HDL硬件語法規(guī)則以及Xilinx特有的結構屬性。 綜合選項參數(shù) 綜合參數(shù)配置界面如圖427所示，包括8個選項，具體如下所列：【Optimization Goal】：優(yōu)化的目標。該參數(shù)決定了綜合工具對設計進行優(yōu)化時，是以面積還是以速度作為優(yōu)先原則。面積優(yōu)先原則可以節(jié)省器件內部的邏輯資源，即盡可能地采用串行邏輯結構，但這是以犧牲速度為代價的。而速度優(yōu)先原則保證了器件的整體工作速度，即盡可能地采用并行邏輯結構，但這樣將會浪費器件內部大量的邏輯資源，因此，它是以犧牲邏輯資源為代價的。【Optimization Effort】：優(yōu)化器努力程度。這里有【normal】和【high】兩種選擇方式。對于【normal】，優(yōu)化器對邏輯設計僅僅進行普通的優(yōu)化處理，其結果可能并不是最好的，但是綜合和優(yōu)化流程執(zhí)行地較快。如果選擇【high】，優(yōu)化器對邏輯設計進行反復的優(yōu)化處理和分析，并能生成最理想的綜合和優(yōu)化結果，在對高性能和最終的設計通常采用這種模式；當然在綜合和優(yōu)化時，需要的時間較長。 【Use Synthesis Constraints File】：使用綜合約束文件。如果選擇了該選項，那么綜合約束文件XCF有效。 【Synthesis Constraints File】：綜合約束文件。該選項用于指定XST綜合約束文件XCF的路徑。 【Global Optimization Goal】：全局優(yōu)化目標。可以選擇的屬性包括有【AllClockNets】、【Inpad To Outpad】、【Offest In Before】、【Offest Out After】、【Maximm Delay】。該參數(shù)僅對FPGA器件有效，可用于選擇所設定的寄存器之間、輸入引腳到寄存器之間、寄存器到輸出引腳之間，或者是輸入引腳到輸出引腳之間邏輯的優(yōu)化策略。 【Generate RTL Schematic】：生成寄存器傳輸級視圖文件。該參數(shù)用于將綜合結果生成RTL視圖。 【W(wǎng)rite Timing Constraints】：寫時序約束。該參數(shù)僅對FPGA有效，用來設置是否將HDL源代碼中用于控制綜合的時序約束傳給NGC網(wǎng)表文件，該文件用于布局和布線。 160