【文章內(nèi)容簡介】 步出現(xiàn)錯誤，都要重復前面的步驟，直到最終產(chǎn)品調(diào)試通過。 VHDL程序的基本結(jié)構(gòu) 一個VHDL程序由5個部分組成，包括實體（ENTITY）、結(jié)構(gòu)體（architecture）、配置（coxnfiguration）、包（package）和庫（library）。實體和結(jié)構(gòu)體兩大部分組成程序設計的最基本單元。配置是用來從庫中選擇所需要的單元來組成該系統(tǒng)設計的不同規(guī)格的不同版本，VHDL和Verilog HDL已成為IEEE的標準語言，使用IEEE提供的版本。包是存放每個設計模塊都能共享的設計類型、常數(shù)和子程序的集合體。庫是用來存放已編譯的實體、結(jié)構(gòu)體、包和配置。在設計中可以使用ASIC芯片制造商提供的庫，也可以使用由用戶生成的IP庫。 VHDL程序的基本組成第三章 MAX+PLUS II軟件介紹 MAX+PLUS II簡介 Max+PlusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設計新器件和大規(guī)模CPLD/FPGA), Altera是世界上最大可編程邏輯器件的供應商之一。使用MAX+PLUSII的設計者不需精通器件內(nèi)部的復雜結(jié)構(gòu)。設計者可以用自己熟悉的設計工具（如原理圖輸入或硬件描述語言）建立設計，MAX+PLUSII把這些設計轉(zhuǎn)自動換成最終所需的格式。其設計速度非常快。對于一般幾千門的電路設計，使用MAX+PLUSII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學者使用,。 MAX+PLUS II 軟件操作界面 Max+PlusⅡ開發(fā)系統(tǒng)的特點 Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 Max+plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關的可編程邏輯設計環(huán)境。 Max+plusⅡ的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 Max+plusⅡ提供豐富的庫單元供設計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（MacroFunction）以及新型的參數(shù)化的兆功能（MageFunction）。 設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。（HDL） Max+plusⅡ軟件支持各種HDL設計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。 Max+plusⅡ軟件具有開放核的特點，允許設計人員添加自己認為有價值的宏函數(shù)。 Max+PlusⅡ功能簡介（Graphic Editor） MAX+PLUSII軟件具有圖形輸入能力,用戶可以方便的使用圖形編輯器輸入電路圖,圖中的元器件可以調(diào)用元件庫中元器件,除調(diào)用庫中的元件以外,。 圖形編輯器窗口（Text Editor） MAX+PLUSII軟件中有一個集成的文本編輯器,該編輯器支持VHDL,AHDL和Verilog硬件描述語言的輸入,同時還有一個語言模板使輸入程序語言更加方便,該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)。 文本編輯器窗口 (Waveform Editor) 在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使用時只要將欲輸入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 ”1”。 還可以使用輸入的波形(*.WDF文件)經(jīng)過編譯生成邏輯功能塊，相當于已知一個芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個問題，設計出一個輸入和輸出波形相同CPLD電路。 波形編輯器窗口（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳,通過鼠標的拖拉，方便的定義管腳的功能。管腳（底層）。 管腳（底層）編輯窗口 在編譯源文件的過程中，若源文件有錯誤，Max+Plus2軟件可以自動指出錯誤類型和錯誤所在的位置。 該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配(Fitter) 模塊,可以把最簡單的邏輯表達式自動的吻合在合適的器件中。 選取Compile\Processing\Design Doctor菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設計文件，以保證設計的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。 規(guī)則檢測醫(yī)生 (Partitioner) 如果設計不能完全裝入一個器件，編譯器中的多器件劃分模塊，可自動的將一個設計分成幾個部分并分別裝入幾個器件中，并保證器件之間的連線最少。 編譯器中的裝配程序(Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件：EPROM配置文件（*.POF）例如,MAX7000Ｓ系列SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROMJEDEC文件(*.JED)十六進制文件(*.HEX)文本文件(*.TTF)串行BIT流文件(*.SBF) 當設計文件被編譯好,并在波形編輯器中將輸入波形編輯完畢后,就可以進行行為仿真了,通過仿真可以檢驗設計的邏輯關系是否準確.(Analyze Timing) 該功能可以分析各個信號到輸出端的時間延遲,。 延遲矩陣 最高工作頻率 當設計全部完成后,就可以將形成的目標文件下載到芯片中,實際驗證設計的準確性. Max+plusⅡ設計過程 使用Max+plusⅡ軟件設計流程由以下幾部分組成。 ：可以采用原理圖輸入、HDL語言描述、EDIF網(wǎng)表輸入及波形輸入等幾種方式。 ：先根據(jù)設計要求設定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設定的參數(shù)和策略對設計項目進行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。 ：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設計項目的邏輯功能是否正確。設計輸入編 譯在系統(tǒng)測試編 程修改設計仿真與定時分析 開發(fā)流程圖 ：用經(jīng)過仿真確認后的編程文件通過編程器（Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。 在設計過程中，如果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調(diào)整電路后重復上述過程。 +plusⅡ編譯設計主控界面，它顯示了Max+plusⅡ自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載9個步驟。 編譯主控界面 1）輸入項目文件名(File/Project/Name) 2）輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)(Max+plusⅡ/graphic Editor；Max+plusⅡ/Text Editor；Max+plusⅡ/Waveform Editor) 3）指定CPLD型號(Assign/Device) 4）設置管腳、下載方式和邏輯綜合的方式(Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5）保存并檢查源文件(File/project/Save amp。 Check) 6）指定管腳(Max+plusⅡ/Floorplan Editor) 7）保存和編譯源文件(File/project/Save amp。 Compile) 8）生成波形文件(Max+plusⅡ/Waveform Editor) 9）仿真(Max+plusⅡ/Simulator) 10）下載配置(Max+plusⅡ/Programmer)第四章 地鐵售票系統(tǒng)的設計與實現(xiàn) 課題要求功能描述： 用于模仿地鐵售票的自動售票，完成地鐵售票的核心控制功能。功能要求： 售票機有兩個進幣孔，一個是輸入硬幣，一個是輸入紙幣，硬幣的識別范圍是5角和1元的硬幣，紙幣的識別范圍是1元、2元，5元，10元。乘客可以連續(xù)多次投入錢幣。乘客可以選擇的種類為2元和4元，乘客一次只能選擇一個出站口。購買車票時，乘客先選擇出站名，然后選擇所需的票數(shù)，再進行投幣，投入的錢幣未達到所需金額時，顯示信號，提醒錢不夠，需要繼續(xù)投入錢幣，如果投入的錢幣達到所需金額時，售票機自動出票，并找出余額，本次交易結(jié)束，等待下一次的交易。在投幣期間，乘客可以按取消鍵取消本次操作，錢幣自動退出。 經(jīng)過分析, 本地鐵自動售票系統(tǒng)的設計需要實現(xiàn)以下幾項主要功能: 站點選擇, 票數(shù)選擇, 投幣處理, 出票及余額找零. 本系統(tǒng)可以采用模塊化設計和有限狀態(tài)機的設計方案來實現(xiàn)。 采用模塊化設計方法即從整個系統(tǒng)的功能出發(fā), 將系統(tǒng)的整體逐步分解為若干個子系統(tǒng)和模塊，然后用VHDL語言對各個模塊進行編程，最后形成頂層文件，在MAX+PLUSⅡ環(huán)境下進行編譯與仿真，檢查所編程序是否運行正確。如果出現(xiàn)錯誤，需要進行修改，直到完全通過為止。 采用模塊化設計的優(yōu)點在于：對設計的描述從上到下逐步由粗略到詳細，符合常規(guī)的邏輯思維習慣。便于由多個設計者同時進行設計從而加速整個項目的開發(fā)進度；每個子模塊都能夠靈活使用綜合和實現(xiàn)工具獨立進行優(yōu)化，從而達到更好的優(yōu)化結(jié)果；調(diào)試、更改某個子模塊時，不會影響其他模塊的實現(xiàn)結(jié)果，保證了整個設計的穩(wěn)定性與可靠性。 有限狀態(tài)機（Finite State Machine，簡稱FSM）是指輸出向量不僅依賴于當前輸入向量,(時序邏輯)和組合邏輯組成. 有限狀態(tài)機是數(shù)字邏輯電路以及數(shù)字系統(tǒng)的重要組成部分，尤其應用于數(shù)字系統(tǒng)核心部件的設計，以實現(xiàn)高效率高可靠性的邏輯控制。一般有限狀態(tài)機的VHDL組成 :說明部分：主要是設計者使用TYPE語句定義新的數(shù)據(jù)類型，如： TYPE states IS (st0, st1, st2, st3, st4, st5)。 SIGNAL present_state, next_state: states。主控時序邏輯部分：任務是負責狀態(tài)機運轉(zhuǎn)和在外部時鐘驅(qū)動下實現(xiàn)內(nèi)部狀態(tài)轉(zhuǎn)換的進程。時序進程的實質(zhì)是一組觸發(fā)器，因此，該進程中往往也包括一些清零或置位的輸入控制信號，如Reset信號。 主控組合邏輯部分：任務是根據(jù)狀態(tài)機外部輸入的狀態(tài)控制信號（包括來自外部的和狀態(tài)機內(nèi)部的非進程的信號）和當前的狀態(tài)值current_state來確定下一狀態(tài)next_state的取值內(nèi)容，以及對外部或?qū)?nèi)部其他進程輸出控制信號的內(nèi)容。 輔助邏輯部分：輔助邏輯部分主要是用于配合狀態(tài)機的主控組合邏輯和主控時序邏輯進行工作，以完善和提高系統(tǒng)的性能。 無論