【文章內(nèi)容簡介】 第 3 章 系統(tǒng)分析 計(jì)時(shí)流程 當(dāng)計(jì)時(shí)開始時(shí)，每出現(xiàn)一次 CLK，則秒個(gè)位計(jì)數(shù)加 1，當(dāng)秒個(gè)位計(jì)數(shù)到 9 時(shí)則向秒十位進(jìn) 1，當(dāng)秒十位到達(dá) 5 且秒個(gè)位到達(dá) 9 時(shí)則 分個(gè)位計(jì)數(shù)加 1，當(dāng)分個(gè)位計(jì)數(shù)到 9 時(shí)則向分十位進(jìn) 1，當(dāng)分十位到達(dá) 5 切分個(gè)位到達(dá) 9 時(shí)則時(shí)個(gè)位計(jì)數(shù)加 1，當(dāng)時(shí)個(gè)位計(jì)數(shù)到達(dá) 9 時(shí)則向時(shí)十位進(jìn) 1，當(dāng)時(shí)十位到達(dá) 2 切時(shí)個(gè)位到達(dá) 3 時(shí)則日期計(jì)時(shí)中的日個(gè)位計(jì)數(shù)加 1. 功能按鍵 本設(shè)計(jì)共有 1 個(gè)功能鍵以及兩個(gè)調(diào)整鍵 功能鍵用來選擇不同的工作模式： 時(shí)間正常顯示功能、時(shí)間調(diào)整與顯示、秒表功能、鬧鐘設(shè)置與查看、日期顯示、日期調(diào)整與設(shè)置。 調(diào)整鍵 1：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的位置選擇按鈕，與功能鍵配合使用。 2 號鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí) 、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí) 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 4 號鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí) 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 6 號鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)實(shí)現(xiàn)“月日”的依次移位，便于在特定位置進(jìn)行調(diào)整。 調(diào)整鍵 2：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的調(diào)整按鈕，與功能鍵配合使用。 2 號鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整 鍵 1 選擇的位置數(shù)字增加 1； 4 號鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1； 6 號鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1。 6 功能框架 本設(shè)計(jì)的框架圖如圖 所示： 主控制模塊 maincontrol 時(shí)間及其設(shè)置模塊 timepiece_main 時(shí)間顯示動(dòng)態(tài)位選模塊 time_disp_select 顯示模塊 disp_data_mux 秒表模塊 stopwatch 日期顯示 與設(shè)置模塊 date_main 鬧鐘模塊 alarmclock 分頻模塊 fdiv 7 ENc lk 1c lk 2F _o uts t op w at c hins t 2D at e_ENdat e_dis p_c lkday _END at e_Set _ENSW 1SW 2m ont h1[ 3. . 0]m ont h0[ 3. . 0]day 1[ 3. . 0]day 0[ 3. . 0]D is p_s elec t _dat e[ 5. . 0]dat e_m ainins t 4c lk _1k H zc lk _200H zT im e_ENT im eSet _ENt im es et _dis p_driv e[ 2. . 0]t im e_dis p_s elec t [ 5. . 0]t im e_dis p_s elec tins t 6c lk f 200H zf 60H zf 1H zf divins t 5SW 3 T im epiec e_ENT im eSet _ENSt opw at c h_ENAlarm c loc k _END at e_END at eSet _ENm ainc ont rolins t 3C LKT im ep iec e_ ENT im eS et _E NSW 1SW 2D ay _E Nho ur_ 1[ 3. . 0]ho ur_ 0[ 3. . 0]m inu t e_ 1[ 3. . 0]m inu t e_ 0[ 3. . 0]s ec on d_ 1[ 3. . 0]s ec on d_ 0[ 3. . 0]T im eS et _d is p_ dri v e[ 2. . 0]t im e_ au t o_ an d_ s etins t 1ENSW 1SW 2c lk _200H zhour1[ 3. . 0]hour0[ 3. . 0]m inut e1[ 3. . 0]m inut e0[ 3. . 0]s ec ond1[ 3. . 0]s ec ond0[ 3. . 0]alarmalarm c loc k _dis p_s elec t [ 5. . 0]alarm c loc kins t 11T im ep iec e_ ENT im eSe t _ENSt op w at c h_ ENt im e_ dis p_ s ele c t [ 5. . 0]Alarm c loc k _ENala rm c loc k _d is p_ s ele c t [ 5. . 0]ho ur1 [ 3. . 0]ho ur0 [ 3. . 0]m inu t e1 [ 3. . 0]m inu t e0 [ 3. . 0]s ec on d1 [ 3. . 0]s ec on d0 [ 3. . 0]D at e_ END at eSe t _ENda t e_ dis p_ s ele c t [ 5. . 0]m on t h1 [ 3. . 0]m on t h0 [ 3. . 0]da y 1[ 3. . 0]da y 0[ 3. . 0]dis p_ s ele c t [ 5. . 0]dis p_ da t a[ 6. . 0]dis p_ da t a_ m uxins t 8G N DC loc kIN P U TG N DSW 3IN P U TG N DSW 1IN P U TG N DSW 2IN P U TalarmO U T P U Tdis p_ s ele c t [ 5. . 0]O U T P U Tdis p_dat a[ 6. . 0]O U T P U T 圖 電子萬年歷框架圖 8 第 4 章 系統(tǒng)設(shè)計(jì) 時(shí)鐘問題 不管是離散邏輯還是可編程邏輯，時(shí)鐘的穩(wěn)定性是很重要的。在 FPGA 設(shè)計(jì)中通常采用：全局時(shí)鐘、門控時(shí)鐘、多級邏輯時(shí)鐘和波動(dòng)時(shí)時(shí)鐘。電子萬年歷是這四種時(shí)鐘的任意組合。 全局時(shí)鐘 對于一個(gè)設(shè)計(jì)項(xiàng)目，全局時(shí)鐘（或同步同步）是最簡單和最穩(wěn)定的時(shí)鐘。在 FPGA中最好的時(shí)鐘設(shè)計(jì)方案是：由專用的時(shí)鐘驅(qū)動(dòng)主時(shí)鐘來控制項(xiàng)目中的觸發(fā)器。 FPGA一般都有專用的全局時(shí)鐘 引腳的設(shè)計(jì)計(jì)劃，應(yīng)盡量采用全局時(shí)鐘，它可以提供一種裝置，在最短的時(shí)鐘至輸出延遲。 門控時(shí)鐘 在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目，使用一個(gè)外部的全局時(shí)鐘是不可能或不實(shí)際的，它通常是陣列時(shí)鐘構(gòu)成門控時(shí)鐘。門控時(shí)鐘經(jīng)常與微處理器的接口。每當(dāng)組合邏輯控制觸發(fā)，都會(huì)存在門控時(shí)鐘。在門控時(shí)鐘，時(shí)鐘功能等方面應(yīng)該多注意，以避免不同時(shí)鐘的的影響。旨在滿足以下兩個(gè)條件，可以保證時(shí)鐘信號不出現(xiàn)危險(xiǎn)的毛刺，門控時(shí)鐘可以像全局時(shí)鐘工作。 多級邏輯時(shí)鐘 無論是用離散邏輯、可編程邏輯，還是用其他器件實(shí)現(xiàn)的任何數(shù)字設(shè)計(jì)，穩(wěn)定 可靠的時(shí)鐘是設(shè)計(jì)成功與否的關(guān)鍵。不穩(wěn)定的時(shí)鐘在不良條件下回產(chǎn)生不必要的偏差導(dǎo)致最終數(shù)據(jù)出錯(cuò)。 在利用 FPGA 芯片時(shí)通常采用幾種固定的時(shí)鐘類型。 波動(dòng)式時(shí)鐘 大部分系統(tǒng)都會(huì)在設(shè)計(jì)中采用多時(shí)鐘。例如，兩個(gè)異步處理器之間的接口使用微處理器或者異步通信通道。兩個(gè)時(shí)鐘之間需要保持時(shí)間關(guān)系，因此引入一些附加的約束條件。他們會(huì)將信號同步。， 在許多應(yīng)用中，只有異步信號同步是不夠的，當(dāng)系統(tǒng)有兩個(gè)或兩個(gè)以上的非同源時(shí)鐘，數(shù)據(jù)的建立和保持時(shí)間是很難得到保證，將面臨與一個(gè)復(fù)雜時(shí)間 analysisproblem 的。最好的 辦法是所有非同源時(shí)鐘同步。 FPGA 內(nèi)部鎖相環(huán)（ PLL）是一個(gè)很好的方法，但并非所有 FPGA 與 PLL，但有 PLL 功能的芯片大多很昂貴。因此，你需要使用有使能端 D 觸發(fā)器，和高頻率的時(shí)鐘來使信號同步。 時(shí)鐘的穩(wěn)定性對于系統(tǒng)來說很重要，所以設(shè)計(jì)中不能將任何有毛刺的輸出當(dāng)做時(shí)鐘 9 信號。而且盡量只是用一個(gè)全局時(shí)鐘。對多時(shí)鐘的系統(tǒng)要特別注意異步信號的同步問題。 使用 FPGA 內(nèi)部的時(shí)鐘資源主要是為了獲得高驅(qū)動(dòng)能、低抖動(dòng)時(shí)延、以及穩(wěn)定的占空比的時(shí)鐘信號。專用時(shí)鐘主要有兩部分，一部分是布線資源，另一部分是 FPGA 內(nèi)部的 PLL。 電子萬年歷的控制系統(tǒng) 本萬年歷系統(tǒng)共有 8 個(gè)模塊，分別進(jìn)行仿真以下是 8 模塊： 主控制模塊 maincontrol 時(shí)間及其設(shè)置模塊 timepiece_main 時(shí)間顯示動(dòng)態(tài)位選模塊 time_disp_select 顯示模塊 disp_data_mux 秒表模塊 stopwatch 日期顯示與設(shè)置模塊 date_main 鬧鐘模塊 alarmclock 分頻模塊 fdiv 接下來分別描述一下每個(gè)模塊的功能以及流程圖 主控制模塊 maincontrol 該模塊實(shí)現(xiàn)了整體控制各種模塊的功能，包括時(shí) 間顯示和調(diào)整，年月日顯示和調(diào)整，鬧鐘和調(diào)整，秒表控制。該模塊的按鍵影響相應(yīng)的輸出用于控制其他模塊工作。每次按下功能鍵，則按照時(shí)鐘自動(dòng)顯示使能，時(shí)鐘設(shè)置與調(diào)整使能，秒表功能使能，鬧鐘時(shí)間設(shè)置使能，日期顯示使能，日期顯示與設(shè)置使能，的順序依次輸出，對相應(yīng)的模塊輸入有效使能，從而實(shí)現(xiàn)相應(yīng)的功能。 時(shí)間及其設(shè)置模塊 time_auto_and_set 時(shí)間及其設(shè)置模塊主要完成時(shí)間的自動(dòng)正常運(yùn)行與顯示，以及在相應(yīng)的功能號下，實(shí)現(xiàn)時(shí)間的調(diào)整與設(shè)置。 該模塊主要完成對時(shí)間的設(shè)置相關(guān)的閃爍顯示控制以及時(shí)間中的小時(shí) 、分鐘、秒等數(shù)據(jù)的改變。流程圖如圖 所示： 10 圖 時(shí)間設(shè)置流程圖 當(dāng)時(shí)間使能為 1 時(shí)，即處于時(shí)間自動(dòng)工作狀態(tài)，即每出現(xiàn)一次時(shí)鐘信號 clk，計(jì)數(shù)一次，先計(jì)數(shù)秒的個(gè)位，當(dāng)計(jì)數(shù)到 9 時(shí)，向秒的十位發(fā)出一個(gè)計(jì)數(shù)信號，此時(shí)秒的十位進(jìn)行一次計(jì)數(shù)，類推，秒的十位計(jì)數(shù)到 5，且秒的個(gè)位計(jì)數(shù)到 9 時(shí)，分的個(gè)位則進(jìn)行一次計(jì)數(shù)，按照此規(guī)律進(jìn)行時(shí)間的計(jì)數(shù)。當(dāng)計(jì)滿 24 小時(shí)，向日期發(fā)出一個(gè)計(jì)數(shù)信號，即此使能端輸出有效信號 1，進(jìn)行日期的計(jì)數(shù)。 時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇模塊 time_mux 該模塊用來分時(shí)向顯示單元傳輸顯 示數(shù)據(jù)，流程圖如圖 所示： 11 圖 多路選擇模塊的流程圖 該模塊用來判定是進(jìn)入自動(dòng)顯示時(shí)間狀態(tài)還是顯示調(diào)整后的的時(shí)間，當(dāng)時(shí)間設(shè)置使能為 1 時(shí)則顯示調(diào)整后時(shí)間，反之則顯示自動(dòng)模式時(shí)的時(shí)間。 時(shí)間顯示動(dòng)態(tài)位選模塊 time_disp_select 該模塊用來分時(shí)顯示時(shí)間數(shù)據(jù)，但是在選擇合適的時(shí)間間隔下，人眼并不能分辨出是分時(shí)顯示的，這樣顯示的方式可以降低功耗。 當(dāng)時(shí)間設(shè)置使能為 0，時(shí)間自動(dòng)顯示使能為 1 時(shí)，以 clk_1kHz 為時(shí)鐘信號，輸出自動(dòng)顯示的時(shí)間，按位依次顯示；當(dāng)時(shí)間設(shè)置使能為 1，時(shí)間自 動(dòng)顯示使能為 0 時(shí)，則以clk_200Hz 為時(shí)鐘信號，輸出以時(shí)間設(shè)置數(shù)據(jù)顯示的同步信號對應(yīng)的位置。 顯示模塊 disp_data_mux 模塊是時(shí)間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及 BCD 碼的譯碼等。 顯示原理采用的是七段數(shù)碼管的現(xiàn)實(shí)原理，原理圖如圖 所示： 圖 七段數(shù)碼管原理圖 12 日期顯示與設(shè)置模塊 date_main 該模塊實(shí)現(xiàn)日期的顯示和日期的調(diào)整與設(shè)置。 當(dāng)時(shí)間模塊的時(shí)十位為 2 個(gè)位為 23 且分十位為 5 個(gè)位為 9 秒十位為 5 個(gè)位為 9 時(shí)則日期日位加 1，當(dāng)月位為 12 時(shí)則日位為 31 時(shí)月份加 1。 鬧鐘模塊 alarmcloc