并行乘法器南京理工大學(xué)紫金學(xué)院vhdl實驗報告eda(編輯修改稿)
2025-08-18 12:39 本頁面
【文章內(nèi)容簡介】 port map(sin(0),cin(0),local(0), p(0),local(1))。 U2: ponent fau port map(sin(1),cin(1),local(1), p(1),local(2))。 U3: ponent fau port map(sin(2),cin(2),local(2), p(2),p(3))。end structural。 my_ponentslibrary ieee。use 。package my_ponents isponent and_2 is port (a,b:in std_logic。 y:out std_logic)。end ponent。ponent fau is port (a,b,cin:in std_logic。 s,cout:out std_logic)。end ponent。ponent top_row is port (a:in std_logic。 b:in std_logic_vector(3 downto 0)。 sout,cout:out std_logic_vector(2 downto 0)。 p:out std_logic)。end ponent。ponent mid_row is port (a:in std_logic。 b:in std_logic_vector(3 downto 0)。 sin,cin:in std_logic_vector(2 downto 0)。 sout,cout:out std_logic_vector(2 downto 0)。 p:out std_logic)。end ponent。ponent lower_row is port (sin,cin:in std_logic_vector(2 downto 0)。 p:out std_logic_vector(3 downto 0))。end ponent。end my_ponents。 multiplierlibrary ieee。use 。use 。entity multiplier is port (a,b:in std_logic_vector(3 downto 0)。 prod:out std_logic_vector(7 downto 0))。end multi
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