高速pcb設(shè)計(jì)指南之八(編輯修改稿)
2025-07-27 16:32 本頁面
【文章內(nèi)容簡介】 來越快，在設(shè)計(jì)PCB板時唯一可以實(shí)施的辦法是盡可能地縮短去耦電容到IC輸出級之間的分布路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內(nèi)部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動的輸出級。對于IC廠商來說，這不僅昂貴而且很難實(shí)現(xiàn)。然而如果將去耦電容直接放在IC封裝內(nèi)的PCB板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計(jì)成本增加得最少，對EMI控制和提高信號完整性的貢獻(xiàn)最大。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是IC廠商們對這項(xiàng)技術(shù)的興趣正與日俱增，可以預(yù)見這樣的設(shè)計(jì)技術(shù)必將在未來大規(guī)模、高功耗的IC設(shè)計(jì)中普遍應(yīng)用。 在IC封裝內(nèi)部設(shè)計(jì)的電容通常數(shù)值都很小(小于幾百皮法)，然而IC封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。 傳輸線終端匹配也是影響EMI的重要問題。通過實(shí)現(xiàn)網(wǎng)絡(luò)線的終端匹配可以降低或者消除信號反射。信號反射也是影響信號完整性的一個重要因素。從減小EMI的角度來看，串行終端匹配效果最明顯，因?yàn)檫@種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅(qū)動傳輸線所需的瞬時吸納電流。這種技術(shù)通過減少“Ldi/dt”中的“di”項(xiàng)來達(dá)到降低EMI的目的。 某些IC廠商將終端匹配電阻放在IC封裝內(nèi)部，這樣除了能夠降低EMI和提高信號完整性，還減少了PCB板上的電阻數(shù)目。檢查IC芯片是否采用了這樣的技術(shù)可以更加清楚IC的輸出阻抗。當(dāng)IC的輸出阻抗同傳輸線的阻抗匹配時，就可以認(rèn)為這樣的傳輸線實(shí)現(xiàn)了“串聯(lián)終端匹配”。值得注意的是串聯(lián)終端匹配的IC采用了信號轉(zhuǎn)換的反射模型。而在實(shí)際應(yīng)用中如果沿傳輸線方向分布有多個負(fù)載，并且有非常嚴(yán)格的時序要求，這時串聯(lián)終端匹配就可能不起作用。 最后，某些IC芯片輸出信號的斜率也受到控制。對大多數(shù)的TTL和CMOS器件來說，當(dāng)它們的輸出級信號發(fā)生切換時，輸出晶體管完全導(dǎo)通，這樣就會產(chǎn)生很大的瞬間電流來驅(qū)動傳輸線。電源總線上如此大的浪涌電流勢必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過在輸出晶體管線性區(qū)的高低電平之間的轉(zhuǎn)換來驅(qū)動輸出級，通常稱之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術(shù)通過提升表達(dá)式“Ldi/dt”中的信號上升時間“dt”項(xiàng)來減小EMI?？偨Y(jié) 通過仔細(xì)考察集成電路芯片的封裝、引線結(jié)構(gòu)類型、輸出驅(qū)動器的設(shè)計(jì)方法以及去耦電容的設(shè)計(jì)方法，可以得出有益的設(shè)計(jì)規(guī)則，在電路設(shè)計(jì)中要注意選擇和使用符合以下特征的電子元器件：*外形尺寸非常小的SMT或者BGA封裝；*芯片內(nèi)部的PCB是具有電源層和接地層的多層PCB設(shè)計(jì)；*IC硅基芯片直接粘接在內(nèi)部的小PCB上(沒有綁定線)；*電源和地成對并列相鄰出現(xiàn)(避免電源和地出現(xiàn)在芯片的邊角位置，如74系列邏輯電路)；*多個電源和地管腳成對配置；*信號返回管腳(比如地腳)與信號管腳之間均勻分布；*類似于時鐘這樣的關(guān)鍵信號配置專門的信號返回管腳；*采用可能的最低驅(qū)動電壓(Vcc)，或者使用低電壓差分邏輯(LVDS)；*在IC封裝內(nèi)部使用了高頻去耦電容；*在硅基芯片上或者是IC封轉(zhuǎn)內(nèi)部對輸入和輸出信號實(shí)施終端匹配；*輸出信號的斜率受控制。 總之，選擇IC器件的一個最基本的規(guī)則是只要能夠滿足設(shè)計(jì)系統(tǒng)的時序要求就應(yīng)該選擇具有最長上升時間的元器件。一旦設(shè)計(jì)工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠商生產(chǎn)的器件做一些測試。將有疑問的IC芯片安裝到一個專門設(shè)計(jì)的測試電路板上，啟動時鐘運(yùn)行和高速數(shù)據(jù)操作。通過連接到頻譜分析儀或?qū)拵静ㄆ魃系慕鼒龃怒h(huán)路探針可以容易地測試電路板的電磁發(fā)射。第二篇 實(shí)現(xiàn)PCB高效自動布線的設(shè)計(jì)技巧和要點(diǎn)盡管現(xiàn)在的EDA工具很強(qiáng)大，但隨著PCB尺寸要求越來越小，器件密度越來越高，PCB設(shè)計(jì)的難度并不小。如何實(shí)現(xiàn)PCB高的布通率以及縮短設(shè)計(jì)時間呢？本文介紹PCB規(guī)劃、布局和布線的設(shè)計(jì)技巧和要點(diǎn)。 現(xiàn)在PCB設(shè)計(jì)的時間越來越短，越來越小的電路板空間，越來越高的器件密度，極其苛刻的布局規(guī)則和大尺寸的元件使得設(shè)計(jì)師的工作更加困難。為了解決設(shè)計(jì)上的困難，加快產(chǎn)品的上市，現(xiàn)在很多廠家傾向于采用專用EDA工具來實(shí)現(xiàn)PCB的設(shè)計(jì)。但專用的EDA工具并不能產(chǎn)生理想的結(jié)果，也不能達(dá)到100%的布通率，而且很亂，通常還需花很多時間完成余下的工作。 現(xiàn)在市面上流行的EDA工具軟件很多，但除了使用的術(shù)語和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實(shí)現(xiàn)PCB的設(shè)計(jì)呢？在開始布線之前對設(shè)計(jì)進(jìn)行認(rèn)真的分析以及對工具軟件進(jìn)行認(rèn)真的設(shè)置將使設(shè)計(jì)更加符合要求。下面是一般的設(shè)計(jì)過程和步驟。 確定PCB的層數(shù) 電路板尺寸和布線層數(shù)需要在設(shè)計(jì)初期確定。如果設(shè)計(jì)要求使用高密度球柵陣列(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數(shù)。布線層的數(shù)量以及層疊(stackup)方式會直接影響到印制線的布線和阻抗。板的大小有助于確定層疊方式和印制線寬度，實(shí)現(xiàn)期望的設(shè)計(jì)效果。 多年來，人們總是認(rèn)為電路板層數(shù)越少成本就越低，但是影響電路板的制造成本還有許多其他因素。近幾年來，多層板之間的成本差別已經(jīng)大大減小。在開始設(shè)計(jì)時最好采用
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