最新實驗五計時器和倒計時的系統(tǒng)設計(編輯修改稿)
2025-07-27 03:58 本頁面
【文章內(nèi)容簡介】 0MHz晶振分頻得到。 實驗設備1 EDA實訓儀一臺2 計算機一臺（裝有Quartus 2軟件） 實驗內(nèi)容1 計時器 在Quartus 2軟件中，按照實驗原理中24小時計時器的電路框圖，用Verilog HDL編程設計計時器電路，然而進行編輯’編譯、仿真、引腳設定，并下載到EDA實訓儀中進行驗證。 注：用EDA實訓儀上的20MHz晶振作為計時器時鐘輸入端，按鍵S8~S6分別作為計時器的校時、校分、校秒輸入端，撥動開關S0作為計時器的清零輸入端，撥動開關S1作為計時器的暫停輸入端，用數(shù)碼管SEG5~SEG0分別作為時、分、秒的輸出端，用發(fā)光二極管L0作為進位輸出端COUT。2 倒計時器在Quartus 2軟件中，按照實驗原理中24小時倒計時器的電路框圖，用Verilog HDL編程設計倒計時器電路，然后進行編輯、編譯、仿真、引腳的鎖定，并下載到EDA實訓儀中進行驗證。注：用EDA實訓儀上的20MHz晶振作為計時器時鐘輸入端，按鍵S8~S6分別作為計時器的校時、校分、校秒輸入端
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