最新實(shí)驗(yàn)五計(jì)時(shí)器和倒計(jì)時(shí)的系統(tǒng)設(shè)計(jì)(編輯修改稿)
2025-07-27 03:58 本頁面
【文章內(nèi)容簡介】 0MHz晶振分頻得到。 實(shí)驗(yàn)設(shè)備1 EDA實(shí)訓(xùn)儀一臺(tái)2 計(jì)算機(jī)一臺(tái)（裝有Quartus 2軟件） 實(shí)驗(yàn)內(nèi)容1 計(jì)時(shí)器 在Quartus 2軟件中，按照實(shí)驗(yàn)原理中24小時(shí)計(jì)時(shí)器的電路框圖，用Verilog HDL編程設(shè)計(jì)計(jì)時(shí)器電路，然而進(jìn)行編輯’編譯、仿真、引腳設(shè)定，并下載到EDA實(shí)訓(xùn)儀中進(jìn)行驗(yàn)證。 注：用EDA實(shí)訓(xùn)儀上的20MHz晶振作為計(jì)時(shí)器時(shí)鐘輸入端，按鍵S8~S6分別作為計(jì)時(shí)器的校時(shí)、校分、校秒輸入端，撥動(dòng)開關(guān)S0作為計(jì)時(shí)器的清零輸入端，撥動(dòng)開關(guān)S1作為計(jì)時(shí)器的暫停輸入端，用數(shù)碼管SEG5~SEG0分別作為時(shí)、分、秒的輸出端，用發(fā)光二極管L0作為進(jìn)位輸出端COUT。2 倒計(jì)時(shí)器在Quartus 2軟件中，按照實(shí)驗(yàn)原理中24小時(shí)倒計(jì)時(shí)器的電路框圖，用Verilog HDL編程設(shè)計(jì)倒計(jì)時(shí)器電路，然后進(jìn)行編輯、編譯、仿真、引腳的鎖定，并下載到EDA實(shí)訓(xùn)儀中進(jìn)行驗(yàn)證。注：用EDA實(shí)訓(xùn)儀上的20MHz晶振作為計(jì)時(shí)器時(shí)鐘輸入端，按鍵S8~S6分別作為計(jì)時(shí)器的校時(shí)、校分、校秒輸入端
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