中小規(guī)模和eda電子鐘設(shè)計(jì)(編輯修改稿)
2025-07-26 18:48 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 加法計(jì)數(shù)器，又可以作五進(jìn)制和十進(jìn)制加法計(jì)數(shù)器。 通過(guò)不同的連接方式，74LS90可以實(shí)現(xiàn)四種不同的邏輯功能；而且還可借助R0(1)、R0(2)對(duì)計(jì)數(shù)器清零，借助S9(1)、S9(2)將計(jì)數(shù)器置9。其具體功能詳述如下： (1)計(jì)數(shù)脈沖從CP1輸入，QA作為輸出端，為二進(jìn)制計(jì)數(shù)器。 (2)計(jì)數(shù)脈沖從CP2輸入，QDQCQB作為輸出端，為異步五進(jìn)制加法計(jì)數(shù)器。 (3)若將CP2和QA相連，計(jì)數(shù)脈沖由CP1輸入，QD、QC、QB、QA作為輸出端， 則構(gòu)成異步8421碼十進(jìn)制加法計(jì)數(shù)器。 (4)若將CP1與QD相連，計(jì)數(shù)脈沖由CP2輸入，QA、QD、QC、QB作為輸出端， 則構(gòu)成異步5421碼十進(jìn)制加法計(jì)數(shù)器。 (5)清零、置9功能。 a) 異步清零 當(dāng)R0(1)、R0(2)均為“1”；S9(1)、S9(2)中有“0”時(shí)，實(shí)現(xiàn)異步清零功能，即QDQCQBQA＝0000。 b) 置9功能 當(dāng)S9(1)、S9(2)均為“1”；R0(1)、R0(2)中有“0”時(shí)，實(shí)現(xiàn)置9功能，即QDQCQBQA＝1001。（2）分計(jì)數(shù)，譯碼，顯示電路（3）時(shí)計(jì)數(shù)，譯碼，顯示電路 譯碼和顯示電路是獅子座的計(jì)時(shí)最直觀的表現(xiàn)。譯碼是把給定的代碼翻譯出來(lái)，把時(shí)分秒計(jì)數(shù)器輸出的二進(jìn)制代碼翻譯為相應(yīng)的十進(jìn)制。并通過(guò)LED數(shù)碼管。而譯碼器采用CD4511器件組成，在譯碼顯示電路輸出的信號(hào)驅(qū)動(dòng)下，顯示出清晰的數(shù)字符號(hào)。 當(dāng)重新接通或者出現(xiàn)誤差時(shí)間需要校正時(shí)，通常首先截?cái)嗾５挠?jì)數(shù)通路，然后進(jìn)行人工觸發(fā)計(jì)數(shù)信號(hào)加到需要校正的技術(shù)單元的輸入端，校正后，再轉(zhuǎn)入正常的計(jì)數(shù)。采用RS基本觸發(fā)器和單刀雙制開(kāi)關(guān)組成。74LS00N用于來(lái)做條件判斷。 74LS32N 整點(diǎn)報(bào)時(shí)電路，根據(jù)要求，電路應(yīng)該在5秒開(kāi)始報(bào)時(shí)，當(dāng)時(shí)間在59分54到59分59報(bào)時(shí)電路控制信號(hào)。 當(dāng)時(shí)間在59分54到59分59時(shí)，分十位，分個(gè)位，秒十位保持不變。報(bào)時(shí)電路可選74LS30來(lái)構(gòu)成，蜂鳴器是一種電壓電聲器件，兩個(gè)輸入端都是極性的，較長(zhǎng)的引腳和高電位相連，而蜂鳴器的正極和電源相戀。1用示波器檢測(cè)石英晶振輸出信號(hào)的波形和頻率2將信號(hào)送入分頻電路，用示波器檢測(cè)輸出頻率是不是符合要求3將脈沖送入時(shí)分秒計(jì)數(shù)器，檢查工作情況4觀察校時(shí)電路功能是否滿足要求5當(dāng)分頻電路和計(jì)數(shù)器正常后，看電子鐘是否正常工作4.. 獅子座從00：59：50開(kāi)始計(jì)數(shù)。當(dāng)00：59：54蜂鳴器開(kāi)始工作，發(fā)出一秒響一秒停的聲音，由此測(cè)試蜂鳴器工作正?；疽?能進(jìn)行時(shí)分秒計(jì)數(shù)2分別由數(shù)碼管顯示時(shí)分秒的計(jì)時(shí)3能校正到標(biāo)準(zhǔn)時(shí)間；計(jì)時(shí)過(guò)程具有報(bào)時(shí)功能，當(dāng)時(shí)間到達(dá)整點(diǎn)前5秒進(jìn)行蜂鳴報(bào)時(shí) 石英晶體振蕩頻率時(shí)48MHz，為了獲得脈沖信號(hào)和報(bào)時(shí)電路需要的頻率，需要進(jìn)行分頻處理。分頻程序：LIBRARY IEEE:USE 。USE 。USE ENTITY fp ISPORT(clk:IN std_ logic。clk:div1:OUT std_ logic。clk:div2:OUT std_ logic。clk:div500:OUT std_ logic。clk:div8:OUT std_ logic。clk:div12m:OUT std_ logic。END fp。ARCHITECTURE rtl OF fp ISSIGNAL_countl:std_logic_vector(24DOWNTO 0)。SIGNAL_count2:std_logic_vector(23DOWNTO 0)。SIGNAL_count500:std_logic_vector(15DOWNTO 0)。SIGNAL_countl000:std_logic_vector(14DOWNTO 0)。SIGNAL_count8:std_logic_vector(21DOWNTO 0)。SIGNAL_countl2:std_logic_vector(0DOWNTO 0)。SIGNAL_clk_tmp1:std_logic。SIGNAL_clk_tmp2:std_logi。SIGNAL_ clk_tmp 500:std_logic。SIGNAL_ clk_tmp l000:std_logic。SIGNAL_ clk_tmp 8:std_logic。SIGNAL_ clk_tmp l2:std_logic。BEGINPROCESS(clk)CONSTANT md1000:std_logic_vector(14 DOWNTO
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