cpld與51單片機(jī)數(shù)據(jù)通信設(shè)計(jì)eda大作業(yè)(編輯修改稿)
2025-07-26 17:55 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 EDA領(lǐng)域，EDA 使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個(gè)方面：使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；基于 EDA工具的 ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及 IP核模塊；軟硬件 IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；SoC 高效低成本設(shè)計(jì)技術(shù)的成熟。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段都發(fā)生了很大的變化?？梢哉f(shuō)電子 EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命。傳統(tǒng)的“固定功能集成塊十連線”的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。作為高等院校有關(guān)專(zhuān)業(yè)的學(xué)生和廣大的電子工程師了解和掌握這一先進(jìn)技術(shù)是勢(shì)在必行，這不僅是提高設(shè)計(jì)效率的需要，更是時(shí)代發(fā)展的需求，只有掌握了 EDA技術(shù)才有能力參與世界電子工業(yè)市場(chǎng)的競(jìng)爭(zhēng)，才能生存與發(fā)展。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDA 技術(shù)作為電子產(chǎn)品開(kāi)發(fā)研制的源動(dòng)力，已成為現(xiàn)代電子設(shè)計(jì)的核心。所以發(fā)展 EDA技術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界的一場(chǎng)重大的技術(shù)革命，同時(shí)也對(duì)電類(lèi)課程的教學(xué)和科研提出了更深更高的要求。特別是 EDA技術(shù)在我國(guó)尚未普及，掌握和普及這一全新的技術(shù)，將對(duì)我國(guó)電子技術(shù)的發(fā)展具有深遠(yuǎn)的意義。 EDA 的 工 作 平 臺(tái) EDA 硬件工作平臺(tái)；(MAX2EPM1270T144C5)。 EDA 的軟件工作平臺(tái)PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類(lèi)型：CPLD(Complex PLD)和 FPGA(Field Programmable Gate Array)。它們的基本設(shè)計(jì)方法是借助于 EDA 軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。生產(chǎn) PLD 的廠家很多，但最有代表性的 PLD廠家為Altera、 Xilinx 和 Lattice 公司。我們采用了 QuartusⅡ軟件作為開(kāi)發(fā)工具。 SPI 協(xié)議簡(jiǎn)述SPI，是英語(yǔ) Serial Peripheral Interface的縮寫(xiě)，顧名思義就是串行外圍設(shè)備接口。SPI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為 PCB的布局上節(jié)省空間，提供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)在越來(lái)越多的芯片集成了這種通信協(xié)議。SPI是一個(gè)環(huán)形總線結(jié)構(gòu)，由 ss(cs)、sck、sdi、sdo 構(gòu)成，其時(shí)序其實(shí)很簡(jiǎn)單，主要是在 sck的控制下，兩個(gè)雙向移位寄存器進(jìn)行數(shù)據(jù)交換。 上升沿發(fā)送、下降沿接收、高位先發(fā)送。上升沿到來(lái)的時(shí)候，sdo 上的電平將被發(fā)送到從設(shè)備的寄存器中。下降沿到來(lái)的時(shí)候，sdi 上的電平將被接收到主設(shè)備的寄存器中。第 2 章 CPLD 原理圖設(shè)計(jì) CPLD 數(shù)據(jù)接收原理流程圖：開(kāi)始posedge sckcs==1 counter=0。sbuf[7counter]=dataounter=counter+1counter==439。d8 counter=0。 sbuf[7:0]=sbuf[7:0]Nsbuf[7:0]=sbuf[7:0]YNYN圖 21 CPLD數(shù)據(jù)接收 流程圖 CPLD 顯示流程圖：開(kāi)始posedge sckout[3:0]是否為 18decodeout 輸出為其段碼NNYN圖 22 CPLD數(shù)據(jù)顯示流程圖 CPLD 設(shè)計(jì)的電路邏輯框圖： 圖 23 系統(tǒng)邏輯框圖第 3章 單片機(jī)原理圖設(shè)計(jì) 51 數(shù)據(jù)發(fā)送流程圖：開(kāi)始初始化變量發(fā)送初始值 buf=5cs=1。hc=buf。cs=0。i8 i=0dat=hcamp。0x80hc=hc1sck 發(fā)送一個(gè)脈沖i++sck 發(fā)送一個(gè)脈沖等待發(fā)送下一個(gè)數(shù)據(jù)31 發(fā)送數(shù)據(jù)流程圖 51 硬件結(jié)構(gòu)圖：圖 32 硬件結(jié)構(gòu)圖第 4 章 系統(tǒng)程序設(shè)計(jì) 設(shè) 計(jì) 詳 細(xì) 分 析 CPLD 通信協(xié)議 SPI： 本次課程設(shè)計(jì)中只取了 SPI協(xié)議在方式 0，CPOL=0（SCL 為低時(shí)數(shù)據(jù)線空閑） ；CPHA=0（為第一個(gè) SCl上升沿時(shí)） ，CPLD 開(kāi)始采集數(shù)據(jù)。為了設(shè)計(jì)的簡(jiǎn)單，簡(jiǎn)化了數(shù)據(jù)通信協(xié)議，題目要求是用 CPLD接收來(lái)自 51單片機(jī)的數(shù)據(jù)并在數(shù)碼管上顯示，把 51單片機(jī)數(shù)據(jù)接收端口 SDO（CPLD 發(fā)送端口）給省略了，還有在 verilog程序設(shè)計(jì)時(shí)，省略了 SPI中有關(guān)寄存器的配置。 實(shí)驗(yàn)原理：當(dāng) 51單片機(jī)初始化之后，會(huì)向 CPLD發(fā)送一個(gè)數(shù)字 6；然后等待下一個(gè)
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