【文章內(nèi)容簡(jiǎn)介】 所示 ，各引腳功能如下（圖33）：AGND：模擬信號(hào)地；ANALOGIN：模擬信號(hào)輸入端；CLK：時(shí)鐘輸入端；DGND：數(shù)字信號(hào)地；D1—D8：數(shù)據(jù)輸出端口。D1為數(shù)據(jù)最低位，D8為最高位；/OE：輸出使能端。當(dāng)OE為低時(shí)，D1—D8數(shù)據(jù)有效，當(dāng)OE為高時(shí)，D1—D8為高阻抗；VDDA：模擬電路工作電源；VDDD：數(shù)字電路工作電源；REFTS：內(nèi)部參考電壓引出端之一，當(dāng)使用內(nèi)部電壓分壓器產(chǎn)生額定的2V基準(zhǔn)電壓時(shí)，此端短路至REFT端；REFT：參考電壓引出端之二；REFB：參考電壓引出端之三；REFBS：內(nèi)部參考電壓引出端之四，當(dāng)使用內(nèi)部電壓基準(zhǔn)器產(chǎn)生額定的2V基準(zhǔn)電壓時(shí)，此端短路至REFB端。圖32 TLC5510引腳排列圖33 TLC5510引腳功能 內(nèi)部結(jié)構(gòu)TLC5510的內(nèi)部結(jié)構(gòu)如圖34所示，由圖中可以看出：TLC5510模數(shù)轉(zhuǎn)換器內(nèi)含時(shí)鐘發(fā)生器、內(nèi)部基準(zhǔn)電壓分壓器、1套高4位采樣比較器、編碼器、鎖存器、2套低4位采樣比較器、編碼器和1個(gè)低4位鎖存器等電路。TLC5510的外部時(shí)鐘信號(hào)CLK通過其內(nèi)部的時(shí)鐘發(fā)生器可產(chǎn)生3路內(nèi)部時(shí)鐘，以驅(qū)動(dòng)3組采樣比較器 ?；鶞?zhǔn)電壓分壓器則可用來為這3組比較器提供基準(zhǔn)電壓。輸出A/D信號(hào)的高4位由高4位編碼器直接提供，而低4位的采樣數(shù)據(jù)則由兩個(gè)低4位的編碼器交替提供。圖34 TLC5510內(nèi)部結(jié)構(gòu)框圖 工作過程TLC5510的工作時(shí)序見圖35。時(shí)鐘信號(hào)CLK在每一個(gè)下降沿采集模擬輸入信號(hào)。，將送到內(nèi)部數(shù)據(jù)總線上。在工作時(shí)序的控制下，當(dāng)?shù)谝粋€(gè)時(shí)鐘周期的下降沿到來時(shí)， 模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個(gè)時(shí)鐘周期的上升沿最后確定高位數(shù)據(jù)，同時(shí)，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。低比較塊在第三個(gè)時(shí)鐘周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個(gè)時(shí)鐘周期的上升沿進(jìn)行組合，這樣，便可送到內(nèi)部數(shù)據(jù)總線上。此時(shí)如果輸出使能OE有效，則數(shù)據(jù)便可被送至8位數(shù)據(jù)總線上。由于CLK的最大周期為50ns，因此，TLC5510模數(shù)轉(zhuǎn)換器的最小采樣速率可以達(dá)到20MSPS。圖35 TLC5510讀寫時(shí)序 外圍電路其說明書中給出的標(biāo)配應(yīng)用外圍電路如下圖36：圖36 TLC5510標(biāo)準(zhǔn)外圍電路在實(shí)際應(yīng)用中，接口電路會(huì)根據(jù)實(shí)際情況作相應(yīng)的改變與調(diào)整，以適應(yīng)工作環(huán)境與目標(biāo)的要求。TLC5510可使用外部和內(nèi)部?jī)煞N基準(zhǔn)電壓連接方法。其中外部基準(zhǔn)電壓從引腳REFT和REFB接入，并應(yīng)滿足：VREFB+2V≤VREF≤VDDA0≤VREFB≤VREFB2V2V≤VREFTVREFB≤5V對(duì)于從零電平開始的正極性模擬輸入電壓，REFB應(yīng)當(dāng)連接到模擬地AGND。VREFT的范圍為2V～5V。如果要簡(jiǎn)化電路，可利用TLC5510的內(nèi)部分壓電阻從模擬電源電壓VDDA上取得基準(zhǔn)電壓。在此設(shè)計(jì)中，選用TLC5510的內(nèi)部基準(zhǔn)方式，同時(shí)，將REFBS端與AGND，而將REFTS與VDDA端相連，同時(shí)將REFBS短接至REFB端，REFTS短接至REFT端來獲得2V基準(zhǔn)電壓，如圖37：圖37 TLC5510使用內(nèi)部基準(zhǔn)綜合上述，在本人的系統(tǒng)設(shè)計(jì)中，在5V供電系統(tǒng)中也將使用TLC5510的內(nèi)部基準(zhǔn)，并將其外圍接口電路設(shè)計(jì)為如下圖38：圖38 TLC5510外圍接口電路磁珠專用于抑制信號(hào)線、電源線上的高頻噪聲和尖峰干擾，還具有吸收靜電脈沖的能力。磁珠是用來吸收超高頻信號(hào)，象一些RF電路，PLL，振蕩電路，含超高頻存儲(chǔ)器電路（DDRSDRAM，RAMBUS等）都需要在電源輸入部分加磁珠。圖中的FB1～FB3為高頻磁珠，模擬供電電源AVDD經(jīng)FB1～FB3為三部分模擬電路提供工作電流，以獲得更好的高頻去耦效果。C1～，C8～，它們的作用都是盡可能地消除干擾信號(hào)。在對(duì)TLC5510的設(shè)計(jì)應(yīng)用中，有以下需要引起足夠注意：（1）為了減少系統(tǒng)噪聲，外部模擬和數(shù)字電路應(yīng)當(dāng)分離，并應(yīng)盡可能屏蔽。（2）因?yàn)門LC5510芯片的AGND和DGND在內(nèi)部沒有連接，所以，這些引腳需要在外部進(jìn)行連接。為了使拾取到的噪聲最小，最好把隔開的雙絞線電纜用于電源線。同時(shí)，在印制電路板布局上還應(yīng)當(dāng)使用模擬和數(shù)字地平面。（3）VDDA至AGND和VDDD至DGND之間應(yīng)當(dāng)分別用1uF電容去耦，推薦使用陶瓷電容器。對(duì)于模擬和數(shù)字地，為了保證無固態(tài)噪聲的接地連接，試驗(yàn)時(shí)應(yīng)當(dāng)小心。（4）VDDA、AGND以及ANALOGIN引腳應(yīng)當(dāng)與高頻引腳CLK和D0～D7隔離開。在接電路時(shí)，AGND的走線應(yīng)當(dāng)盡可能地放在ANALOGIN走線的兩側(cè)以供屏蔽之用。（5）為了保證TLC5510的工作性能，系統(tǒng)電源最好不要采用開關(guān)電源。4 FIFO緩沖模塊設(shè)計(jì)緩沖模塊，是整個(gè)系統(tǒng)中的核心模塊，它是系統(tǒng)的中樞部分。利用緩沖是整個(gè)高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的基本依據(jù)思想。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采集、高速數(shù)據(jù)處理、高速數(shù)據(jù)傳輸以及多機(jī)處理系統(tǒng)中作為緩沖器件得到越來越廣泛的應(yīng)用。 FIFO存儲(chǔ)器簡(jiǎn)介FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，沒有外部讀寫地址線，但只能順序?qū)懭?、讀出數(shù)據(jù)，其內(nèi)部讀寫指針自動(dòng)加1，不能決定讀取或?qū)懭肽硞€(gè)指定的地址。FIFO一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸。對(duì)于單片F(xiàn)IFO來說，主要有兩種結(jié)構(gòu)：觸發(fā)導(dǎo)向結(jié)構(gòu)和零導(dǎo)向傳輸結(jié)構(gòu)。觸發(fā)導(dǎo)向傳輸結(jié)構(gòu)的FIFO是由寄存器陣列構(gòu)成的，零導(dǎo)向傳輸結(jié)構(gòu)的FIFO是由具有讀和寫地址指針的雙口RAM構(gòu)成，如圖41：圖41 FIFO框圖 FIFO的選型 FIFO的一些重要參數(shù)FIFO的寬度：THE WIDTH，指的是FIFO一次讀寫操作的數(shù)據(jù)位。FIFO的深度：THE DEEPTH，指的是FIFO可以存儲(chǔ)多少個(gè)N位的數(shù)據(jù)（如果寬度為N）。滿標(biāo)志：FIFO已滿或?qū)⒁獫M時(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止FIFO的寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出（overflow）?？諛?biāo)志：FIFO已空或?qū)⒁諘r(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（underflow）。讀時(shí)鐘：讀操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)讀數(shù)據(jù)。寫時(shí)鐘：寫操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)寫數(shù)據(jù)。讀指針：指向下一個(gè)讀出地址。讀完后自動(dòng)加1。寫指針：指向下一個(gè)要寫入的地址的，寫完自動(dòng)加1。讀寫指針其實(shí)就是讀寫的地址，只不過這個(gè)地址不能任意選擇，而是連續(xù)的。 選擇型號(hào)根據(jù)FIFO的一些重要參數(shù)，及本次設(shè)計(jì)的目標(biāo)要求，現(xiàn)選擇芯片型號(hào)為AL422B，作為數(shù)據(jù)緩沖模塊的FIFO器件。以下詳細(xì)介紹這一芯片。 FIFO存儲(chǔ)器AL422BAL422B是一種視頻幀存儲(chǔ)器，存儲(chǔ)容量為384k8bits，存儲(chǔ)器結(jié)構(gòu)為先進(jìn)先出（FIFO），其接口非常簡(jiǎn)單。下面來介紹它的性能特點(diǎn)及應(yīng)用領(lǐng)域。 概述AL422B是由AverLogic公司推出的存儲(chǔ)容量為3Mbits的視頻幀存儲(chǔ)器，由于目前1幀圖像信息通常包含640480或720480個(gè)字節(jié)， 而市面上很多視頻存儲(chǔ)器由于容量有限只能存儲(chǔ)1場(chǎng)圖像信息，無法存儲(chǔ)1幀圖像信息。AL422B由于容量很大，可存儲(chǔ)1幀圖像的完整信息，其工作頻率達(dá)50MHz。該芯片的主要特點(diǎn)如下：（1） 存儲(chǔ)體為384k8bits FIFO。（2） 支持VGA，CCIR，NTSC，PAL和HDTV分辨率。（3）獨(dú)立的讀/寫操作（可接受不同的I/O數(shù)據(jù)率）。（4）高速異步串行存取。（5）讀寫時(shí)鐘周期為20ns。（6）存取時(shí)間為15ns。（7）內(nèi)部DRAM自行刷新數(shù)據(jù)。（8）輸出使能控制。（9）。（10）標(biāo)準(zhǔn)28腳SOP封裝。 引腳說明其SOP封裝的28引腳在芯片上排列方式如下圖42：圖42 AL422B引腳排列其各引腳功能如下圖43：圖43 AL422B引腳功能 使用方法（1） 初始化：上電后，分別給/WRST和/，使AL422B初始化。（2） 復(fù)位操作：通常，復(fù)位信號(hào)可在任何時(shí)候給出而不應(yīng)考慮/WE,/RE及/OE的狀態(tài)， 但是它們?nèi)匀灰獏⒄諘r(shí)鐘信號(hào)的輸入情況，使它們滿足建立時(shí)間和保持時(shí)間的要求。如果在禁止時(shí)鐘周期內(nèi)給出復(fù)位信號(hào)，必須要等到允許周期到來后才會(huì)執(zhí)行復(fù)位操作。當(dāng)/WRST和/RRST均為低電平時(shí)，數(shù)據(jù)的輸入和輸出均從地址0開始。（3） 寫操作：當(dāng)/WE為低電平時(shí)，在WCK信號(hào)的上升沿，數(shù)據(jù)通過DI7—DI0寫入到寫寄存器，參照WCK的輸入周期，寫入的數(shù)據(jù)須滿足建立時(shí)間和保持時(shí)間的要求。當(dāng)/WE為高電平時(shí)，寫操作被禁止，寫地址指針停在當(dāng)前位置上；當(dāng)/WE再次變?yōu)榈碗娖綍r(shí)，寫地址指針從當(dāng)前位置開始。（4） 讀操作：當(dāng)/RE和/OE均為低電平時(shí)，在RCK信號(hào)的上升沿，數(shù)據(jù)由DI7—DI0輸出。當(dāng)/RE為高電平時(shí)，讀地址指針停在當(dāng)前位置上；當(dāng)/RE再次變?yōu)榈碗娖綍r(shí)，讀地址指針從當(dāng)前位置開始。執(zhí)行讀操作時(shí)，/OE須為低電平，如/OE為高電平，則數(shù)據(jù)輸出端均為高阻態(tài)，且讀地址指針仍然同步加1。/RE和/OE須參照RC