【文章內(nèi)容簡(jiǎn)介】 中使用了Altera公司EP2C8T144，內(nèi)含8256個(gè)基本邏輯單元(LE)，18個(gè)嵌入式可編程RAM模塊可靈活配置成單口RAM、雙口RAM、FIFO等，滿足大部分?jǐn)?shù)字系統(tǒng)的設(shè)計(jì)要求。，其中與單片機(jī)接口的信號(hào)包括數(shù)據(jù)總線、地址鎖存ALE、片選CS讀使能RD、AD啟動(dòng)控制START和批量轉(zhuǎn)換結(jié)束應(yīng)答EOC等，與ADS930接口的信號(hào)包括ADC的8位數(shù)據(jù)、ADC讀使能ADC OE和ADC時(shí)鐘等。控制操作時(shí)通過(guò)START啟動(dòng)AD轉(zhuǎn)換，之后由FPGA控制ADS930進(jìn)行模數(shù)轉(zhuǎn)換，其轉(zhuǎn)換時(shí)鐘由40MHz有源晶振經(jīng)FPGA內(nèi)部鎖相環(huán)2分頻獲得，實(shí)現(xiàn)20MHz的采樣速率，每個(gè)時(shí)鐘將AD轉(zhuǎn)換的結(jié)果數(shù)據(jù)在存儲(chǔ)到FPGA內(nèi)部的雙口RAM，同時(shí)地址計(jì)數(shù)器加1，以指向下一個(gè)RAM地址，供下次寫入數(shù)；當(dāng)雙口RAM存儲(chǔ)滿時(shí)輸出EOC有效，通知單片機(jī)獲取批量數(shù)據(jù)。采用EP2C8TI44器件時(shí)，最大可實(shí)現(xiàn)8KB的雙口RAM及接口邏輯，這樣每批采樣數(shù)據(jù)即為8032個(gè)，單片機(jī)可以等到一批數(shù)據(jù)采樣完成后通過(guò)總線讀取這些數(shù)據(jù)，再進(jìn)行處理，并且單片機(jī)的數(shù)據(jù)處理和FPGA通過(guò)ADS930的數(shù)據(jù)采樣可以同步進(jìn)行，有效地提高了單片機(jī)的工作效率。對(duì)于1次需采集更大容量數(shù)據(jù)的要求時(shí)，可采用更大容量的FPGA器件(如EP2C35)，也可采用外置雙口RAM器件(如IDT7312)實(shí)現(xiàn)。FPGA內(nèi)部各模塊通過(guò)VHDL語(yǔ)言和ALTERA提供參數(shù)化模塊實(shí)現(xiàn)。本設(shè)計(jì)中單片機(jī)采用采用了Silicon Labs公司推出增強(qiáng)型51單片機(jī)C8051F360，解決了傳統(tǒng)單片機(jī)系統(tǒng)的各種問(wèn)題。由于C8051F360單片機(jī)內(nèi)部集成了眾多功能模塊，幾乎不需要外部電路就能構(gòu)成最小系統(tǒng)，因此MCU模塊僅設(shè)計(jì)了一片CPLD器件(EPM3064)，主要實(shí)現(xiàn)鍵盤接口、LCD接口及地址譯碼等。CPLD的內(nèi)部邏輯用VHDL語(yǔ)言和ALERTA的參數(shù)化模塊實(shí)現(xiàn)，采用CPLD使電路具有很大的靈活性 。 信號(hào)采集與存儲(chǔ)控制電路系統(tǒng)圖根據(jù)上述各部分的電路設(shè)計(jì)。運(yùn)算放大器單位增益帶寬為150MHz，當(dāng)放大器的增益為10時(shí)，帶寬為15MHz，不但滿足設(shè)計(jì)要求，而且留有余地。ADS930的數(shù)據(jù)引腳、時(shí)鐘引腳與FPGA I/O引腳直接相連。在前面設(shè)計(jì)的基礎(chǔ)上，可以得到附錄1的硬件電路總體原理圖。單片機(jī)與FPGA的連線除了并行總線外，還包括啟動(dòng)信號(hào)START和數(shù)據(jù)采集結(jié)束信號(hào)EOC。，送到FPGA的I/O引腳（第60腳），EOC信號(hào)從FPGA的I/O引腳（第44腳）發(fā)出，送到單片機(jī)的外部引腳中斷引腳INT1。~D7與單片機(jī)的數(shù)據(jù)總線相連，RS、RW和E等控制信號(hào)由FPGA內(nèi)部邏輯電路產(chǎn)生，因此LCD模塊的E、RS和RW信號(hào)線與FPGA的I/O引腳相連。高速數(shù)據(jù)采集系統(tǒng)只需要一只用于啟動(dòng)數(shù)據(jù)采集的按鍵。對(duì)于這種簡(jiǎn)單的按鍵，可以采用兩種設(shè)計(jì)方案：一種是將按鍵直接與單片機(jī)的I/O引腳相連，通過(guò)軟件定時(shí)檢測(cè)按鍵是否閉合，并進(jìn)行消抖處理，如鍵有效，則執(zhí)行鍵處理程序。該方案的不足之處是需要單片機(jī)較多的軟件開(kāi)銷。另一種方案是將按鍵與FPGA的I/O引腳相連，然后在FPGA內(nèi)部設(shè)置一消抖計(jì)數(shù)器，消抖計(jì)數(shù)器輸出作為外部中斷信號(hào)與單片機(jī)的INT0相連。單片機(jī)在INT0中斷服務(wù)程序中實(shí)現(xiàn)按鍵處理。顯然，該方案有效地簡(jiǎn)化了單片機(jī)軟件設(shè)計(jì)。 數(shù)據(jù)采集通道原理圖 信號(hào)采集與存儲(chǔ)控制電路工作原理雙口RAM作為高速緩存，是信號(hào)采集與存儲(chǔ)控制電路的核心部件。雙口RAM模塊一方面存儲(chǔ)A/D轉(zhuǎn)換產(chǎn)生的數(shù)據(jù)，另一方面向單片機(jī)傳輸數(shù)據(jù)，因此，雙口RAM的一個(gè)端口（讀端口）與單片機(jī)并行總線相連，另一端口（寫端口）直接與高速A/D的數(shù)據(jù)相連。由于高速數(shù)據(jù)采集系統(tǒng)每次只需要采集128字節(jié)的數(shù)據(jù)，因此，雙口RAM的容量設(shè)為128*8即可。在雙口RAM和單片機(jī)的接口中，地址所存模塊用于鎖存單片機(jī)并行總線低8位地址，或非門將片選信號(hào)/CS（來(lái)自地址譯碼器）和寫信號(hào)/WR相或非得到高電平有效的雙口RAM讀使能信號(hào)。高速A/D轉(zhuǎn)換器ADS930是在輸入時(shí)鐘信號(hào)的控制下進(jìn)行A/D轉(zhuǎn)換的。ADS930要求它的的輸入時(shí)鐘信號(hào)有盡量小的抖動(dòng)，50%的占空比，輸入時(shí)鐘的邊沿越陡越好。在所示原理框圖中，ADS930的時(shí)鐘信號(hào)通過(guò)參考時(shí)鐘CLK0分頻得到。在FPGA系統(tǒng)中，CLK0可以是直接由外部有源晶振產(chǎn)生的時(shí)鐘信號(hào)，也可以是通過(guò)內(nèi)部PLL產(chǎn)生的時(shí)鐘信號(hào)。為了將高速A/D輸出的數(shù)字量依次存入雙口RAM中，專門設(shè)計(jì)了一地址計(jì)數(shù)器模塊。地址計(jì)數(shù)器模塊實(shí)際上是一個(gè)7位二進(jìn)制計(jì)數(shù)器，其輸出作為雙口RAM寫端口的地址。地址計(jì)數(shù)器和高速A/D轉(zhuǎn)換器采用同一時(shí)鐘信號(hào)，這樣地址的變化與A/D轉(zhuǎn)換器輸出數(shù)據(jù)變化同步。將高速A/D轉(zhuǎn)化器時(shí)鐘ADCCLK反相后作為雙口RAM寫端口的寫使能信號(hào)，保證了寫使能信號(hào)有效時(shí)數(shù)據(jù)是穩(wěn)定的。地址計(jì)數(shù)器除了產(chǎn)生地址信號(hào)之外，還有兩根與單片機(jī)連接的信號(hào)線START和EOC。START信號(hào)由單片機(jī)I/O引腳發(fā)出。當(dāng)START信號(hào)為低電平時(shí)，地址計(jì)數(shù)器清零，恢復(fù)為高電平后，地址計(jì)數(shù)器從0開(kāi)始計(jì)數(shù)，計(jì)到127時(shí)停止計(jì)數(shù)，并發(fā)出由高到低的EOC信號(hào)作為單片機(jī)的外部中斷請(qǐng)求信號(hào)。進(jìn)行一次數(shù)據(jù)采集的過(guò)程是，單片機(jī)發(fā)出START信號(hào)（負(fù)脈沖有效），地址計(jì)數(shù)器從0開(kāi)始計(jì)數(shù)，在計(jì)數(shù)過(guò)程中，A/D轉(zhuǎn)換數(shù)據(jù)被存入雙口RAM。當(dāng)計(jì)數(shù)器計(jì)到127時(shí)停止計(jì)數(shù)，發(fā)出EOC信號(hào)作為單片機(jī)的外部中斷信號(hào)，單片機(jī)通過(guò)執(zhí)行中斷服務(wù)程序從雙口RAM中讀入數(shù)據(jù)。 觸發(fā)控制模塊各信號(hào)時(shí)序關(guān)系 信號(hào)采集與存儲(chǔ)控制電路的FPGA實(shí)現(xiàn)。在本設(shè)計(jì)中，雙口RAM的存儲(chǔ)容量為128*8，因此，lpmramdp的數(shù)據(jù)寬度選為8位，地址總線寬度選為7位。lpmramdp的數(shù)據(jù)輸出端q[7..0]無(wú)三態(tài)輸出功能，為了能夠與單片機(jī)數(shù)據(jù)總線相連，數(shù)據(jù)輸出需要加一個(gè)三態(tài)門TS8，以實(shí)現(xiàn)輸出三態(tài)控制。利用單片機(jī)系統(tǒng)的片選信號(hào)和讀信號(hào)/RD實(shí)現(xiàn)對(duì)三態(tài)門的選通。需要注意，由于加了三態(tài)門控制，lpmramdp中已不需要讀使能信號(hào)rden，可在對(duì)lpmramdp參數(shù)設(shè)置時(shí)取消rden信號(hào)，等效于rden始終為高電平。lpmramdp的端口采用寄存器輸入和輸出，為同步型存儲(chǔ)器，使用時(shí)必須采用一同步時(shí)鐘clk0實(shí)現(xiàn)地址、數(shù)據(jù)等信息的輸入輸出。lpmramdp沒(méi)有BUSY端，當(dāng)寫地址和讀地址相同時(shí)，數(shù)據(jù)為沖突，讀寫不能正常工作，實(shí)際使用時(shí)應(yīng)避免出現(xiàn)這種情況。 原理圖中的各底層模塊采用VHDL語(yǔ)言編寫 源代碼如下：library ieee。 use 。 use 。 entity ts8 is port( en: in std_logic。 di: in std_logic_vector(7 downto 0)。 do: out std_logic_vector(7 downto 0) )。 end ts8。 architecture one of ts8 is begin process(en,di) begin if en=39。139。 then do=di。 else do=ZZZZZZZZ。 END IF。 END PROCESS。 END。 分頻器源代碼如下：LIBRARY IEEE。 use 。 use 。 entity fredivid is port(clkin:in std_logic。 clkout: out std_logic )。 end fredivid。 architecture one of fredivid is signal q:std_logic_vector(2 downto 0)。 begin process(clkin) begin if(clkin39。event and clkin=39。139。) then if(q=11)then q=00。 else q=q+1。 end if。 end if。 end process。 process(q) begin if(q(1)=39。139。) then clkout=39。139。 else clkout=39。039。 end if。 end process。 end。 地址鎖存器源代碼如下：library ieee。 use 。 use 。 entity dlatch8 is port( cp: in std_logic。 d: in std_logic_vector(7 downto 0)。 q: out std_logic_vector(7 downto 0) )。 end dlatch8。 architecture one of dlatch8 is