【文章內容簡介】 。 模擬輸入電壓與輸出電壓的對應關系16進制2進制高4位電壓低4位電壓0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 BCD碼的運算 由于編碼是將每個十進制數(shù)用一組4位二進制數(shù)來表示，因此，若將這種BCD碼直接交計算機去運算，由于計算機總是把數(shù)當作二進制數(shù)來運算，所以結果可能會出錯。 解決的辦法是對二進制加法運算的結果采用加6修正,這種修正稱為BCD調整。即將二進制加法運算的結果修正為BCD碼加法運算的結果,兩個兩位BCD數(shù)相加時,對二進制加法運算結果采用修正規(guī)則進行修正。修正規(guī)則： (1)如果任何兩個對應位BCD數(shù)相加的結果向高一位無進位，若得到的結果小于或等于9,則該不需修正。若得到的結果大于9且小于16時,該位進行加6修正。 (2)如果任何兩個對應位BCD數(shù)相加的結果向高一位有進位時(即結果大于或等于16),該位進行加6修正. (3)低位修正結果使高位大于9時,高位進行加6修正 從表中得到的模擬電壓值必須用BCD碼表示才能便于用LED數(shù)碼管顯示。例如，ADC0809的DB0~DB7是89H（10001001B），高4位HB是1000，低4位LB是1001，,寫成BCD碼是0010,0101,0110；，寫成BCD碼是0000,0001,，求的BCD碼的運算如下： HB 0010 0101 0110 LB 0000 0001 1000 +進位 1 0110 結果 0010 0111 0100 譯碼，顯示電路 對多位數(shù)字顯示采用掃描式顯示可以節(jié)電，這一點在某些場合很重要。對于某些系統(tǒng)輸出的的數(shù)據，應用掃描式譯碼顯示，可使電路大為簡化。有些系統(tǒng)，比如計算機，某些A/D轉換器，是以這樣的形式輸出數(shù)據的：由選通信號控制多路開關，先后送出（由高位到低位或由低位到高位）一位十進制的BCD碼選通信號可用節(jié)拍發(fā)生器產生。（1）譯碼、顯示電路可以采用動態(tài)掃描顯示和靜態(tài)顯示兩種方法。這里采用動態(tài)顯示。（2）動態(tài)顯示的字位更新采用一個計數(shù)器頻率約為125Hz的信號輪流接通各位數(shù)碼管的位線，并對顯示字符進行掃描，應保證顯示不閃爍。5 功能模塊 ADC0809（ad）功能：利用ADC0809作為電壓采樣端口，進行A/D轉換。library ieee。use 。use 。entity ad isport(clk:in std_logic。 eoc:in std_logic。 datain:in std_logic_vector(7 downto 0)。 dataout:out std_logic_vector(7 downto 0)。 oe:out std_logic。 ale:out std_logic。 start:out std_logic。 add:out std_logic_vector(2 downto 0))。end ad。architecture one of ad istype states is(st0,st1,st2,st3,st4)。 signal current_state,next_state:states:=st0。signal temp:std_logic_vector(7 downto 0)。signal lock:std_logic。begin add=001。 dataout=temp。 process(current_state,eoc)begin case current_state iswhen st0=ale=39。039。start=39。039。oe=39。039。lock=39。039。next_state=st1。when st1=ale=39。139。start=39。139。oe=39。039。lock=39。039。next_state=st2。when st2=ale=39。039。start=39。039。oe=39。039。lock=39。039。if (eoc=39。139。)then next_state=st3。 else next_state=st2。 end if。when st3=ale=39。039。start=39。039。oe=39。139。lock=39。139。 next_state=st4。when st4=ale=39。039。start=39。039。oe=39。139。lock=39。139。 next_state=st0。 end case。 end process。process(clk)begin if(clk 39。event and clk=39。139。) then current_state=next_state。 end if。end process。process(lock)begin if lock=39。139。 and lock 39。event then temp=datain。 end if。 end process。end one。狀態(tài)機設計是一類重要的時序電路，是許多邏輯電路的核心部件，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。盡管狀態(tài)機的設計理論并沒有增加多少新的內容，但EDA工具的發(fā)展使狀態(tài)機的設計技術和實現(xiàn)方法有了新的內容。一般狀態(tài)機分類為以下兩種：MOORE型狀態(tài)機：它的輸出僅僅取決于現(xiàn)態(tài)，與輸入無關。MEALY型狀態(tài)機：它的輸出不僅僅取決于現(xiàn)態(tài)，還與輸入有關。盡管狀態(tài)機的表達方式和功能不盡相同，但都有相對固定的語句和程序結構。 上述程序中用CaseWhen語句構成了一個Moore狀態(tài)機，將信號oe設定為高電位，這樣在下一個脈沖信號clk正沿時，才開始讀取ADC0809上的數(shù)字轉換信號。 ADC0809模塊原理圖： ADC0809功能仿真時序圖：Datain、EOC、CLK：輸入端Dataut、OE、ALE、START、ADD：輸出端當輸入時鐘信號時，八位數(shù)字量在EOC有高電位變?yōu)榈碗娢粫r，標志著A/D轉換結束。當oe為上升沿時，在dataout輸出對應的datain值。 Dataprocess功能：將采樣數(shù)字量轉換成3位BCD碼。library ieee。use 。use 。entity dataprocess isport(b_datain:in std_logic_vector(7 downto 0)。 b_dataout:out std_logic_vector(11 downto 0))。end dataprocess。architecture one of dataprocess issignal middata:std_logic_vector(7 downto 0)。signal vdata:std_logic_vector(11 downto 0)。signal hdata:std_logic_vector(11 downto 0)。signal ldata:std_logic_vector(11 downto 0)。signal c0:std_logic。signal c1:std_logic。signal c2:std_logic。begin middata=b_datain。 (1)For A/D Conversion Data High Byte hdata=010010000000when middata(7 downto 4)=1111else 010001001000when middata(7 downto 4)=1110else 010000010110when middata(7 downto 4)=1101else 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110when middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=0010else 000000110010when middata(7 downto 4)=0001else 000000000000。 For A/D Conversion Data Low Byte ldata=000000110000when middata(3 downto 0)=1111else 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when middata(3 downto 0)=1100else 000000100010when middata(3 downto 0)=1011else 000000100000when middata(3 downto 0)=1010else 000000011000when middata(3 downto 0)=1001else 000000010110when middata(3 downto 0)=1000else 000000010100when middata(3 downto 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。 (3)Check BCD Addition Carryc0=39。139。 when hdata(3 downto 0)+ldata(3 downto 0)01001 else 39。039。c1=39。139。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。039。c2=39。139。 when hdata(11 downto 8)+ldata(11 downto