【文章內容簡介】 示進行相關測試，檢測是否能達到設計原理實現(xiàn)的功能。最后總結完善設計思路與程序，正確完成漢字的現(xiàn)實與滾動。第二章 系統(tǒng)方案設計5第二章 系統(tǒng)方案設計 設計任務與要求 設計任務（1）設計一個 1616 的 LED 點陣顯示器； （2）在設計過程中，EDA 試驗箱進行仿真調試。 設計要求（1）輸出預定義“淮、安、信、息”四個漢字；（2）輸出漢字循環(huán)顯示； （3）操作方便、可維護性高； （4）程序簡捷，便于修改。 方案設計與比較 方案設計方案一：本設計所使用的 1616 的點陣，EDA 實驗箱上有其接口電路，列選信號為 SEL0，SEL1，SEL2,SEL3,經 4 線 16 線譯碼器輸出 16 列，從左起為第一列，列選信號是由一個 4 位向量 SEL[3..0]控制；行選信號為 H0～H15, 是由 16個行信號組成的，每一行由一個單獨的位來控制，高電平有效。例如“0000”表示第 0 列，“0000000000000001” 表示第一行的點亮。由于列是由一個向量決定，而每一時刻的值只能有一個固定的值，因而只能使某一列的若干個點亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為“0001”、行為“0000000010101010” 就可以實現(xiàn)了。 方案二：VHDL 程序設計的是硬件，他和編程語言的最大區(qū)別是它可以“并發(fā)執(zhí)行”。本設計可以將 LED 顯示屏要的顯示內容抽象成一個二維數(shù)組（數(shù)組中的‘1’ 對映點陣顯示屏上面的亮點），用 VHDL 語言設計一個進程將這個數(shù)組動態(tài)顯示在 LED 顯示屏上，再利用另一個進程對這個數(shù)組按一定頻率進行數(shù)據(jù)更新，更新的方式可以有多種。因為兩個進程是同時進行的（并發(fā)執(zhí)行），如果對數(shù)組中的漢字數(shù)據(jù)按滾動的方式更新，則可實現(xiàn)漢字的滾動顯示。如圖 21 為該方案原理圖。更新數(shù)組數(shù)據(jù) 二維數(shù)組 動態(tài)顯示圖 21 方案原理圖淮安信息職業(yè)技術學院畢業(yè)設計論文6 方案比較 方案一很容易實現(xiàn)，而且占用 FPGA 的資源較少。但是由于其實現(xiàn)方式的局限性，該方案只能實現(xiàn)漢字的滾動顯示。方案二中將 LED 點陣抽象成了一個二維數(shù)組。可以設計一些比較復雜的算法來控制這個數(shù)組，使設計的系統(tǒng)不但可以滾動顯示漢字，還可以擴展一些其它的顯示效果。但是方案二中對數(shù)組的處理部分對 FPGA 芯片的資源消耗太大學校實驗室里的 EPF10K10LC844 芯片只有 576 個邏輯單元遠遠不夠設計要求。所以最終選擇方案一。 掃描控制模塊 LED 的 顯示原理1616 掃描 LED 點陣的工作原理同 8 位掃描數(shù)碼管類似。它有 16 個共陰極輸出端口,每個共陰極對應有 16 個 LED 顯示燈，所以其掃描譯碼地址需 4 位信號線（SEL0SEL3） ，其漢字掃描碼由 16 位段地址（015）輸入。 通過時鐘的每列掃描顯示完整漢字。圖 22 LED 燈信號第二章 系統(tǒng)方案設計7圖 23LED 等效電路 LED 點 陣的顯示方式點陣 LED 一般采用掃描式顯示，實際運用分為三種方式： （1）點掃描（2）行掃描（3）列掃描若使用第一種方式，其掃描頻率必須大于 1664=1024Hz，周期小于 1ms即可。若使用第二和第三種方式，則頻率必須大于 168=128Hz，周期小于 即可符合視覺暫留要求。此外一次驅動一列或一行（8 顆 LED）時需外加驅動電路提高電流，否則 LED 亮度會不足。 LED 點 陣漢字的存 儲用動態(tài)分時掃描技術使 LED 點陣模塊顯示圖像，需要進行兩步工作。第一步是獲得數(shù)據(jù)并保存，即在存貯器中建立漢字數(shù)據(jù)庫。第二步是在掃描模塊的控制下，配合行掃描的次序正確地輸出這些數(shù)據(jù)。獲得圖像數(shù)據(jù)的步驟是，先將要顯示的每一幅圖像畫在一個如圖 24 所示的被分成 1616 共 256 個小方格的矩形框中，再在有筆劃下落處的小方格里填上“1”，無筆劃處填上“0”，這樣就形成了與這個漢字所對應的二進制數(shù)據(jù)在該矩形框上的分布，再將此分布關系以 3216 的數(shù)據(jù)結構組成 64 個字節(jié)的數(shù)據(jù)，并保存在只讀存貯器 ROM中。以這種方式將若干個漢字的數(shù)據(jù)貯存在存貯器內，就完成了圖像數(shù)據(jù)庫的建立工作。 淮安信息職業(yè)技術學院畢業(yè)設計論文8圖 24 1616 LED 點陣模塊 本章小結本章主要講述設計任務與要求，方案的設計與比較。并對掃描控制模塊和LED 點陣漢字的存儲做了進一步介紹，分析了 LED 點陣的工作原理。第三章 硬件設計9第三章 硬件設計 功能要求設計一個室內用 1616 點陣 LED 圖文顯示屏，要求在目測條件下 LED 顯示屏各點亮度均勻、充足，可顯示圖形和文字，顯示圖形或文字應穩(wěn)定、清晰無串擾。圖形或文字顯示有靜止、移入移出等顯示方式。 硬件說明FPGA 芯片采用 ALTERA 公司的 CYCLONE 系列 EPlC3T144C8。EPlC3T144C8 內部包含 2910 個邏輯單元，104 個 I／O 引腳，13 塊128*36bit 的 RAM 共 52K，適合設計雙 DRAM、ROM 和 FIFO 等器件，還有一個可編程觸發(fā)器和一個給進位和層疊功能專用的信號通道。為了提高 FPGA 的工作速度，ALTERA 的 FPGA 芯片普遍采用了鎖相環(huán)技術。時鐘可以通過FPGA 內建的鎖相環(huán)進行倍頻，使得較慢的外部時鐘在 FPGAI 為部驅動高速電路工作。單片機采用深圳宏晶科技的 STC89C52RC。STC89LE52RC 是一款低功耗、高速且抗干擾能力強的單片機。指令代碼完全兼容傳統(tǒng)的 8051 單片機，它不但具有普通 51 核單片機的特點，而且增加了新的功能。在 5V 電壓工作下，提供最高 80MHz 的時鐘頻率。內部 RAM 加大到了 512 字節(jié)，F(xiàn)LASH 存儲器為8K，EEPROM 為 2K，增加了 P4 口，可進行雙倍速設定，增加了看門狗，防止死機功能?？垢蓴_與防解密方面都比普通的 51 單片機強。在程序下載方面，無需使用專門的編程器和下載線，只要一根 9 針的串口線就可以實現(xiàn)程序的在線燒寫。數(shù)模轉換器采用轉換速率為 10M 的雙通道并行電流輸出型 DA 轉換器TLC7528。雙路的 DA 輸出都已經用運放 TL082 進行電流到電壓的轉換，并且雙路輸出都可以用跳線帽設置成單極性輸出，雙極性輸出。也可以將兩個通道結合起來，實現(xiàn)幅度程控輸出。數(shù)據(jù)采集同樣使用德州儀器的 TLC5510，最高采樣率為 20M。用于數(shù)據(jù)采集，任意信號的輸入。存儲器使用 64K 的，2C 總線控制的 FLASH 存儲器，和 512K39。8 的高速IS61LV5128 的靜態(tài)存儲器，它擁有 64MB 的存儲空間，滿足數(shù)據(jù)的存儲要求。另外設計有豐富的人機界面。4*4 的行列式鍵盤輸入，有 AS 配置模式和JTAG 配置模式的接口，另有液晶顯示器的接口，便于數(shù)據(jù)的獲取。 硬件設計 串行通信模塊輸入接口模塊提供 PC 上位機到 FPGA 核心板傳輸數(shù)據(jù)的接口。輸入接口是通過串口即 RS232 以及 JTAG 下載線來實現(xiàn)從 PC 上位機傳輸數(shù)據(jù)至下位機。上淮安信息職業(yè)技術學院畢業(yè)設計論文10位機使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機, JTAG 下載線實現(xiàn)PCNiosⅡ系統(tǒng)間的通信。 FPGA 核心板與 LED 顯示模塊之間的通信也是通過RS232串口實現(xiàn)的。 LED 點陣 屏及驅動電 路本設計采用 1616LED 點陣屏由 4 塊 88LED 點陣拼接而成，每一塊點陣都有 8 行 8 列，因此總共有 16 根行控制線和 16 根列控制線。 LED 時鐘 芯片DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片，內含有一個實時時鐘/日歷和 31 字節(jié)靜態(tài) RAM。同時，可以提供秒分時、日期、年月信息，每月的天數(shù)和閏年的天數(shù)可自動調整。時鐘操作可通過 AM/PM 指示決定采用 24 或 12小時格式。 FPGA 控制模塊該部分電路是系統(tǒng)控制和數(shù)據(jù)處理的核心，主要由電源接口及開關及相應的時鐘振蕩電路和復位電路組成。如圖 31 所示，其中 F1 為限流 的 F110 保險管,在電源的保護上起到了很大的作用。 231U9BWFJ0C6DGNV圖 31 電源接口及開關電路 如圖 所示，該復位電路可以實現(xiàn)對系統(tǒng)的初始化作用。當沒有按下時，KEY 讀取到高電平。按下鍵時，KEY 拉低。一次復位后產生一脈沖信號，下降沿時觸發(fā)芯片復位。如圖 33 所示，X1 為 20MHz 的有源晶振。第三章 硬件設計11圖 32 復位電路如圖 33 所示，時鐘振蕩電路。 VC1N2GD3OUT40MHZFBR6.圖 33 時鐘振蕩電路 串行通信電路串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。RS232 串口用于上位機與下位機的數(shù)據(jù)傳輸，JTAG 接口用于程序下載與調試 串口電路FPGA 的電平為 TTL 電平(即：高電平 — +,低電平 — 0V)，而計算機串口電平為 RS232 電平(即：高電平 — 12V,低電平 — +12V),所以，計算機與單片機之間進行通訊時需要加電平轉換芯片。RS232 串口電路如圖 34 所示：圖 34 RS232 串口電路淮安信息職業(yè)技術學院畢業(yè)設計論文12圖 34 中，RS232 串口電路使用 MAX232CPE 作為電平轉換芯片，通過串口線連接到計算機的 COM 口(9 針 D 形口)，用于 FPGA 與上位機通信以及和其他串口設備的數(shù)據(jù)交互。 下載接口JTAG 下載接口電路如圖 35 所示，用于調試 FPGA。JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后數(shù)據(jù)丟失。使用 JTAG 時需要配合 USB Blaster 進行下載調試。圖 35 JTAG 下載接口電路 本章小結本章主要講述硬件電路的功能要求，對硬件結構做了詳細的說明。并逐一介紹了串行通信模塊、LED 時鐘芯片、FPGA 控制模塊、串行通信電路的設計及使用等，分析了主要器件的作用，介紹了各部件在電路中的連接情況。第四章 軟件設計13第四章 軟件設計 十六進制計數(shù)器設計 是十六進制的計數(shù)器，其輸出端控制行和列驅動控制器的輸出數(shù)據(jù)；其描述如下：LIBRARY ieee。USE 。LIBRARY lpm。USE 。ENTITY t16 ISPORT(clock : IN STD_LOGIC 。q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。END t16。ARCHITECTURE SYN OF t16 ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。COMPONENT lpm_counterGENERIC (lpm_direction : STRING。lpm_port_updown : STRING。lpm_type : STRING。lpm_width : NATURAL)。PORT (clock : IN STD_LOGIC 。q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。END COMPONENT。BEGINq = sub_wire0(7