【文章內(nèi)容簡介】 PMOS管的版圖為了確保制造出芯片的合格就是這些約束的目的。在集成電路制作過程中，需要準確定位每一層的位置、形狀，然后通過各種工藝將這一層產(chǎn)生出來。而生產(chǎn)過程中的物理化學(xué)反應(yīng)和機器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。所有的這些約束條件合在一起就是畫版圖時需要遵守的設(shè)計規(guī)則。（b）所示的其他幾個圖給出了錯誤的PMOS管版圖。（b）的P Active畫出了N阱，（c）的N Sub和P Active距離太近，（d）的P Active和Poly太近，（e）的Poly和接觸孔太近，（f）的P Active太窄，P Active和接觸孔的距離太近。這些都違反了設(shè)計規(guī)則，在電路制作中將產(chǎn)生問題。下面給出了和MOS管相關(guān)的Active層、Poly層、Sub層和Contact層主要的設(shè)計規(guī)則。表22是Active（有源區(qū)）和Sub（襯底偏置）的設(shè)計規(guī)則。表23是Poly的設(shè)計規(guī)則， 表22 Active層和Sub層版圖規(guī)則規(guī)則標號規(guī)則描述單位R1Active區(qū)最小寬度umR2Sub區(qū)最小寬度umR3同類型（N型或P型）Active區(qū)/Sub之間的最小間距umR4不同類型（N型貨P型）Active區(qū)/Sub之間的最小間距um Active層和Sub層的設(shè)計規(guī)則表23 Poly版圖規(guī)則規(guī)則標號規(guī)則描述單位G1柵極多晶硅（Gate Poly）最小寬度umG2非柵極多晶硅（NonGate Poly）最小寬度umG3Gate Poly之間的最小間距umG4NonGate Poly之間的最小間距umG5Gate Poly伸出Active區(qū)的最小延伸長度umG6Active伸出Gate Poly區(qū)的最小延伸長度umG7NonGate Poly和Active之間的最小間隔um Poly層的設(shè)計規(guī)則表24Contact版圖設(shè)計規(guī)則標號規(guī)則描述單位C1Contact的尺寸umC2Contact間的最小間隔umC3Active區(qū)/Sub區(qū)包含Contact的最小長度umC4Poly包含Contact的最小長度umC5Active區(qū)/Sub區(qū)上的Contact和Gate Poly之間的最小間隔umC6Active區(qū)/Sub區(qū)上的Contact和NonGate Poly之間的最小間隔umC7Active區(qū)/Sub區(qū)上的Contact和帶有Contact的Poly之間的最小間隔umC8Poly上的Contact和Active/Sub區(qū)的最小間隔um Contact層的設(shè)計規(guī)則 MOS集成運放的版圖設(shè)計 MOS運放的版圖設(shè)計過程；先進行電路分析，計算出各端點的電壓及各管的電流，從而求出各管的W/L，進而設(shè)計各管圖形，進行布局、布線，完成版圖設(shè)計。版圖設(shè)計的一般要求如下：布局要合理。布局是否合理將對許多指標產(chǎn)生重要影響，考慮布局合理性的標準是：各引出端的分布是否與有關(guān)電路兼容（既要通用）；有特要求的單元（如輸入對管等）是否作了合理的安排；布局是否緊湊；溫度分布是否合適。單元配置適當(dāng)。即邏輯門乃至管子的安放位置和方向要合適，它不僅包括單元具體形狀的確定，也包括單元方位的選擇。例如，對于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。由于CAD已廣泛用于集成電路的版圖設(shè)計，所以在設(shè)計中應(yīng)盡量使用重復(fù)單元，以便于計算輔助設(shè)計和差錯。布線要合理。這點在MOS運放版圖設(shè)計中較為重要，這不僅是因為電路中布線所占的面積往往是其元件總面積的好幾倍，而且由于小尺寸MOSFET構(gòu)成的電路線延遲是最小的，此時布線的RC時間常數(shù)將是電路工作速度的主要限制因素。對于硅柵MOS集成電路，由于已經(jīng)有了兩層（有時也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標。在硅柵MOS集成電路中，主要的布線是鋁線和多晶硅線，通常是以一種作為水平方向布線，而另外一種作為垂直方向的布線。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。要根據(jù)流過電流的大小及性能要求，選擇連線種類。要盡量減小布線長度，特別是減小細連線的長度。對于電源線和地線，必須保證足夠的寬度，且應(yīng)是網(wǎng)狀或枝狀布滿整個芯片。對于那些要防止互相引起串?dāng)_的布線，一定要遠離，不可靠攏并行。由于整個硅片表面起伏不平，因此在鋁布線時，盡量避免鋁線的爬坡梯度過大，由最低處到最高處要分幾個臺階過渡。為便于檢查工藝質(zhì)量，版圖上要安排大量的測試圖形，此外，在MOS運放的設(shè)計中，對電路中對稱部分，如輸入差分放大器，在版圖上盡量對稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。為了減小S,D,G區(qū)面積，溝道寬度W大的MOS管，多采用U形柵布局。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過重復(fù)采用單位電阻和電容圖形來實現(xiàn)。 小結(jié)由于想采用CMOS技術(shù)來設(shè)計模擬集成電路，所以這一章介紹了CMOS工藝過程，為了了解這一工藝的基本要素，我們描述了半導(dǎo)體的制造步驟，包括擴散、離子注入、淀積等。在進行上述加工步驟過程中我們通過光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進行。最后對CMOS的版圖設(shè)計做了初步的介紹。第3章 CMOS運算放大器簡介 概述。CMOS運放同雙極型運放的結(jié)構(gòu)很相似。差分跨導(dǎo)級構(gòu)成了運放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。通常，整個電路的增益，一大部分是由輸入差分級提供的，它還可以改善噪聲性能和每降低輸入失調(diào)。第二級一般采用反相器。當(dāng)差分輸入級沒有完成差分單端變換時，就由第二級反相器來完成。如果該運放需要驅(qū)動低阻負載，則在第二級后面再接一個緩沖級，以降低輸出阻抗并增大輸出信號擺幅，偏置電路是給晶體管建立適當(dāng)?shù)撵o態(tài)工作點。要用補償來穩(wěn)定閉環(huán)特性 運算放大器框圖理論上說，運放的差模電壓增益為無限大，輸入阻抗也是無限大，輸出阻抗為零。但實際的運放性能只能接近這些值。在大多數(shù)采用無緩沖CMOS運放的實例中，開環(huán)增益達5000197。多就足夠大了。：單級運算放大器輸出對管產(chǎn)生的小信號電流直接流過輸出阻抗，因此單級電路增益被抑制在輸出對管的跨導(dǎo)與輸出阻抗的乘積。在單級放大器中，增益是與輸出擺幅是相矛盾的。要想得到大的增益我們可以采用共源共柵結(jié)構(gòu)來極大地提高輸出阻抗的值，但是共源共柵結(jié)構(gòu)中堆疊的MOS管不可避免地減少了輸出電壓的范圍。因為多一層管子就要至少多增加一個管子的過驅(qū)動電壓。這樣在共源共柵結(jié)構(gòu)的增益與輸出電壓范圍相矛盾。為了緩解這種矛盾引進了兩級運放，在兩級運放中將這兩點各在不同級實現(xiàn)。如本文討論的兩級運放，大的增益靠第一級與第二級相級聯(lián)而組成，而大的輸出電壓范圍靠第二級這個共源放大器來獲得。 兩級運算放大器原理簡單分析 兩級CMOS運算放大器的電路圖，M5, M8組成電流鏡，流過M1的電流與流過M2電流，同時M3，M4組成電流鏡結(jié)構(gòu)，如果M3和M4管對稱，那么相同的結(jié)構(gòu)使得在x，y兩點的電壓在Vin的共模輸入范圍內(nèi)不隨著Vin的變化而變化，為第二極放大器提供了恒定的電壓和電流。本次在畫版圖時，把整個電路分成5個部分，其中差動放大器這部分又分成兩個小不封， 差動放大器這是一個差動放大器，其作用是差分輸入、電位移動、雙端到單端轉(zhuǎn)換及提供增益。使用差動信號優(yōu)點是：能有效抑制共模噪聲，輸出電壓擺幅是單端輸出的兩倍，偏置電路簡單，輸出線性度高。 電流鏡有源負載M3，M4充當(dāng)2個負載，只是他是有源負載，為什么要用有源負載，我