【文章內(nèi)容簡介】 計算公式進行計算和顯示。 頻率計CPLD部分的VHDL程序，以及測頻原理，可以寫出相應的VHDL功能描述。頻率計CPLD部分的VHDL程序設計如下：LIBRARY IEEE。 等精度頻率計CPLD設計部分USE 。 USE 。 ENTITY etester IS PORT(BCLK:IN STD_LOGIC。 標準頻率時鐘信號clock2，50MHZTCLK:IN STD_LOGIC。 待測頻率時鐘信號CLR:IN STD_LOGIC。 清零和初始化信號CL:IN STD_LOGIC。 當SPUL為高電平時，CL為預置門控信號，用于測頻計數(shù) 時間控制當SPUL為低電平時，CL為測脈寬控制信號 CL高電平時測高電平脈寬而當CL為低電平時，測低電平脈寬SPUL:IN STD_LOGIC。 測頻或測脈寬控制17START:OUT STD_LOGIC。 起始計數(shù)標志信號EEND:OUT STD_LOGIC。 由低電平變到高電平時指示脈寬計數(shù)結(jié)束SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)讀出選同控制DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)讀出END etester。 ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 標準計數(shù)器SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 測頻計數(shù)器SIGNAL ENA : STD_LOGIC。 計數(shù)使能SIGNAL MA, CLK1, CLK2, CLK3: STD_LOGIC。 SIGNAL Q1, Q2, Q3, BENA, PUL: STD_LOGIC。SIGNAL SS: STD_LOGIC_VECTOR (1 DOWNTO 0)。 BEGIN START = ENA。 DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE 標準頻率計數(shù)低8位輸出BZQ (15 DOWNTO 8) WHEN SEL=001 ELSE BZQ (23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE 標準頻率計數(shù)值最高8位輸出TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE 待測頻率計數(shù)值最低8位輸出SQ (15 DOWNTO 8) WHEN SEL=101 ELSE TSQ (23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE 待測頻率計數(shù)值最高8位輸出TSQ (31 DOWNTO 24)。 BZH : PROCESS(BCLK, CLR) 標準頻率測試計數(shù)器，標準計數(shù)器18BEGIN IF CLR = 39。139。 THEN BZQ = (OTHERS=39。039。)。ELSIF BCLK39。EVENT AND BCLK = 39。139。 THENIF BENA = 39。139。 THEN BZQ = BZQ + 1。 END IF。END IF。 END PROCESS。 19TF : PROCESS(TCLK, CLR, ENA) 待測頻率計數(shù)器，測頻計數(shù)器BEGIN IF CLR = 39。139。 THEN TSQ = (OTHERS=‘0’)。 ELSIF TCLK39。EVENT AND TCLK = 39。139。 THEN IF ENA = 39。139。 THEN TSQ = TSQ + 1。 END IF。 END IF。 END PROCESS。 PROCESS (TCLK, CLR) BEGIN IF CLR = 39。139。 THEN ENA = ‘0’。 ELSIF TCLK39。EVENT AND TCLK=39。139。 THEN ENA = CL。 END IF。 END PROCESS。 MA=(TCLK AND CL) OR NOT(TCLK OR CL) 。 測脈寬邏輯CLK1=NOT MA 。 CLK2=MA AND Q1 。 CLK3=NOT CLK2。 SS=Q2 amp。 Q3；DD1: PROCESS (CLK1, CLR) BEGINIF CLR = 39。139。 THEN Q1 = ‘0’。23ELSIF CLK139。EVENT AND CLK1 = 39。139。 THEN Q1 = ‘1’。 END IF。 END PROCESS。 DD2: PROCESS (CLK2, CLR) BEGIN IF CLR = 39。139。 THEN Q2 = ‘0’。 ELSIF CLK239。EVENT AND CLK2 = 39。139。 THEN Q2 = ‘1’。 END IF。 END PROCESS。 DD3: PROCESS (CLK3, CLR) BEGIN IF CLR = 39。139。 THEN Q3 = ‘0’。 ELSIF CLK339。EVENT AND CLK3 = 39。139。 THEN Q3 = ‘1’。 END IF。 END PROCESS。 20PUL=39。139。 WHEN SS=10 ELSE當SS=“10”時，PUL高電平，允許標準計數(shù)器計數(shù)39。039。 。 禁止計數(shù)EEND=39。139。 WHEN SS=11 ELSE EEND為低電平時，表示正在計數(shù)，由低電平變到高電平 39。039。 時，表示計數(shù)結(jié)束，可以從標準計數(shù)器中讀數(shù)據(jù)了BENA=ENA WHEN SPUL=39。139。 ELSE 標準計數(shù)器時鐘使能控制信號，當SPUL為1時，測頻率23PUL WHEN SPUL=39。039。 ELSE 當SPUL為0時，測脈寬和占空比PUL。 END behav。利用VHDL設計的測頻模塊其中有關的接口信號規(guī)定如下：BCLK：標準頻率輸入信號，50MHz。 TCLK：待測頻率輸入信號，–10MHz。最高可以為50MHZ。 CLR：全局清0和初始化輸入，高電平有效，由單片機向CPLD發(fā)出。 CL：預置門控制輸入，時間為1s，高電平有效，由單片機向CPLD發(fā)出。 SPUL：高電平測頻率，低電平測脈寬，由單片機向CPLD發(fā)出。 START：此信號由單片機讀取。在測頻時，高電平時表示進入計數(shù)周期，低電平時表示計數(shù)結(jié)束，單片計可以讀取CPLD中的計數(shù)。 EEND：在測脈寬期間（SPUL=‘0’），由低電平變?yōu)楦唠娖?，表示脈寬計數(shù)結(jié)束，EEND信號由單片機讀取。 DATA：計數(shù)數(shù)據(jù)輸出，8位，由單片機根據(jù)SEL選擇信號分別讀取。 SEL：計數(shù)數(shù)據(jù)讀出控制，3位，由單片機輸出控制。 當SEL分別等于：“000”、“001”、“010”、“011”；可由DATA分別讀出：BZQ[7..0]、[15..8]、[23..16]、[31..24]共32位。 當SEL分別等于：“100”、“101”、“110”、“111”；可由DATA分別讀出：TSQ[7..0]、[15..8]、[23..16]、[31..24]共32位。2124 RTL電路圖 頻率計CPLD部分的仿真。，SPUL=39。139。時，系統(tǒng)進行等精度測頻。這時，CLR一個正脈沖后，系統(tǒng)被初始化。然后CL被置為高電平，但這時兩個計數(shù)器并未開始計數(shù)(START=39。039。)，直到此后被測信號TCLK出現(xiàn)一個上升沿，START=‘1’時2個計數(shù)器同時啟動分別對被測信號和標準信號開始計數(shù)，其中BZQ和TSQ分別為標準頻率計數(shù)器和被測頻率計數(shù)器的計數(shù)值。由圖可見，在CL變?yōu)榈碗娖胶?，計?shù)仍未停止，直到TCLK出現(xiàn)一個上升沿為止，這時START=39。039。，可作為單片機了解計數(shù)結(jié)束的標志信號。仿真波形中TCLK和BCLK的周期分別設置為10μs和500ns。由圖可見，計數(shù)結(jié)果是，對TCLK的計數(shù)值是5，對BCLK的計數(shù)值是64(十六進制)。通過控制SEL就能按照8個8位將兩個計數(shù)器中的32位數(shù)讀入單片機中進行計算。從圖中的波形可以看出，VHDL部分描述的測頻的功能完全正確。2225 頻率/周期測量仿真圖 脈寬/占空比測量仿真圖，取SPUL=39。039。時，則系統(tǒng)進行脈寬測試。為了便于觀察，圖中仿真波形中的TCLK和BCLK的周期分別設置為75μs和500ns。由VHDL程序和RTL電路圖可以分析，CL和CLR的功能都發(fā)生了變化，前者為39。139。時測信號高電平的脈寬，為39。039。時測低電平的脈寬；而后者CLR變?yōu)椤?’時作系統(tǒng)初始化，由‘1’變?yōu)椤?’后啟動電路系統(tǒng)的標準信號計數(shù)器BZQ準備對標準頻率進行計數(shù)。而允許計數(shù)的條件是此后出現(xiàn)的第一個脈寬的寬度。，當CL=‘1’，TCLK的高電平脈沖到來時，即啟動了BZQ進行計數(shù)，而在TCLK的低電平到來時停止計數(shù)，狀態(tài)信號EEND則由低電平變?yōu)楦唠娖?，告訴單片機計數(shù)結(jié)束。計數(shù)值可以通過SEL讀出，這里是4BH。23由此不難算出，TCLK的高電平脈寬應該等于4BH乘以BCLK的周期。改變CL為‘0’，又能測出TCLK的低電平脈寬，從而可以獲得TCLK的周期和占空比。24 單片機控制與運算程序的設計完成VHDL硬件語言編程，系統(tǒng)內(nèi)CPLD芯片中的邏輯資源尚缺一點即可大功告成，系統(tǒng)需要單片機為它實現(xiàn)控制，運算，顯示等功能。所以，采用89C51單片機控制模塊對各種信號進行處理并顯示。與單片機可以按照如下方式接口：(1) 單片機的P0口接八位數(shù)據(jù)DATA[7..0]，負責讀取測頻數(shù)據(jù)。(2) 單片機可以通過信號START(),指示計數(shù)是否結(jié)束，以確定何時可以讀取數(shù)據(jù)。(3) 、[2..0]相接，用于控制多路通道的數(shù)據(jù)選擇。當SEL分別為“000”、“001”、“010”、“011”時，由低八位到高八位讀出標準頻率計數(shù)值；當SEL分別為“100”、“101”、“110”、“111”；由低八位到高八位讀出待測頻率計數(shù)值。(4) EEND()與START功能基本相同，當其由低電平變到高電平使指示脈沖寬度計數(shù)結(jié)束。(5) 。CL和SPUL協(xié)同控制測試操作。即當為‘1’時，CL作為測脈寬控制信號。這時，CL若為‘1’，測TCLK的高電平脈寬，而當CL為‘0’，則測TCLK的低電平脈寬。然后分別從DATA數(shù)據(jù)口讀出BZH對標準頻率的計數(shù)，即只需令SEL的取值分別為 “000”、 “001”、 “010”、 “011” 即可。(6) ，高電平有效。每一測頻周期開始時，都應該首先清零。 單片機主程序的設計當系統(tǒng)通過5V電源供電時，自動進入自檢狀態(tài)，由單片機發(fā)出按鍵掃描信號對各個按鍵進行掃描。系統(tǒng)進行初始化后，此時當某鍵按下時，程序跳轉(zhuǎn)到相應的子程序執(zhí)行功能，然后返回繼續(xù)執(zhí)行鍵盤掃描主程序。2630 單片機主程序流程圖 頻率、周期計數(shù)子程序的設計如果按下測頻鍵，則開始測量過程：首先，=1，把計數(shù)使能信號START的預置門控信號CL置成0。(CL控制端)給出一個高電平的脈沖。在此過程中，CPLD部分已經(jīng)完成測頻的任務。(CL控制端)下跳成0后，要有一個延遲時間單片機再開始讀取CPLD信息，這個延遲由單片機控制，長度要大于等于待測量信號的一個周期。然后就是讀取待測頻率的過程了，P0口負責讀取數(shù)據(jù)。 、[2..0]相接，用于控制多路通道的數(shù)據(jù)選擇。當SEL分別為“000”、“001”、“010”、“011”時，由低八位到高八位讀出標準頻率計數(shù)值；當SEL分別為“100”、“101”、“110”、“111”；由低八位到高八位讀出待測頻率計數(shù)值。然后單片機計算（Fs/Ns）Nx的25值，通過ZLG7289傳給LED顯示。在測量周期時只要將計