【文章內(nèi)容簡(jiǎn)介】 VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。易于共享和復(fù)用。VHDL采用基于庫（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。(1)與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。(4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。(5)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。(6)短了設(shè)計(jì)周期,加速了產(chǎn)品的上市時(shí)間現(xiàn)代電子產(chǎn)品更新?lián)Q代的節(jié)奏越來越快,開發(fā)風(fēng)險(xiǎn)也越來越大,這就需要縮短設(shè)計(jì)周期,減少產(chǎn)品的上市時(shí)間。傳統(tǒng)的電子電路的設(shè)計(jì)周期依據(jù)系統(tǒng)的復(fù)雜程度一般需要幾天、幾個(gè)月甚至幾年的時(shí)間。采用HDL描述電路系統(tǒng)可以使產(chǎn)品上市時(shí)間提前,性能明顯提高,產(chǎn)品競(jìng)爭(zhēng)力加強(qiáng)。據(jù)統(tǒng)計(jì),采用EDA設(shè)計(jì)方法的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計(jì)方法的2~4倍。2 EDA設(shè)計(jì)流程及其工具 FPGA/CPLD設(shè)計(jì)流程(1) 電路設(shè)計(jì)和輸入 電路設(shè)計(jì)和輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計(jì)方法有硬件描述語言（HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，他根據(jù)設(shè)計(jì)需求，選用器件、繪制原理圖、完成輸入過程。這種方法的有點(diǎn)是直觀、便于理解、元器件庫資源豐富。不過在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是HDL設(shè)計(jì)輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog HDL。他們的一起特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分和復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)不同而變化，更利于向ASIC的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛繪制出激勵(lì)波形和輸出波形，EDA軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代碼或原理圖，使用十分方便。不過需要指出的是，波形輸入和狀態(tài)機(jī)輸入方法只能在某些特別情況下緩解設(shè)計(jì)者的工作量，并不適合所有的設(shè)計(jì)。(2) 功能仿真 電路設(shè)計(jì)完成以后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)需求。功能仿真有時(shí)也稱為前仿真。通過仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。 (3) 綜合優(yōu)化 綜合優(yōu)化（Synthesize）是指將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由和、或、非門，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)和需求（約束條件）優(yōu)化所生成的邏輯連接，輸出edf和edn等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供FPGA/CPLD廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 (4) 綜合后仿真 綜合完成后需要檢查綜合結(jié)果是否和設(shè)計(jì)一致，做綜合后仿真。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)志到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。綜合后仿真雖然比功能仿真精確一些，不過只能估計(jì)門延時(shí)，不能估計(jì)線延時(shí)，仿真結(jié)果和布線后的實(shí)際情況更有一定的差距，并不十分準(zhǔn)確。這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否和設(shè)計(jì)輸入一致。目前主流綜合工具日益成熟，對(duì)于一般性的設(shè)計(jì)，如果設(shè)計(jì)者確信自己標(biāo)注明確，沒有綜合歧義發(fā)生，則可省略該步驟。不過如果在布局布線后仿真時(shí)發(fā)現(xiàn)有電路結(jié)構(gòu)和設(shè)計(jì)意圖不符的現(xiàn)象，則常常需要回溯到綜合后仿真以確認(rèn)是否時(shí)由于綜合歧義造成的問題。 (5) 實(shí)現(xiàn)和布局布線 綜合結(jié)果的本質(zhì)是一些由和、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網(wǎng)表，他和芯片的實(shí)際的設(shè)置情況更有較大的差距。此時(shí)應(yīng)該使用FPGA/CPLD廠商提供的軟件工具，根據(jù)所選芯片的型號(hào)將綜合輸出的網(wǎng)表適配到具體FPGA/CPLD器件上，這個(gè)過程就叫做實(shí)現(xiàn)過程。因?yàn)橹挥衅骷难邪l(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件研發(fā)商提供的工具。在實(shí)現(xiàn)過程中最主要的過程是布局布線（PAR）。所謂布局（Place），就是指將邏輯網(wǎng)表中的硬件原語或底層單元合理地適配到FPGA內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣對(duì)設(shè)計(jì)的最終結(jié)果（在速度和面積兩個(gè)方面）影響非常大。所謂布線（Route），是指根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用FPGA內(nèi)部的各種連線資源，合理正確連接各個(gè)元件的過程。FPGA的結(jié)構(gòu)相對(duì)復(fù)雜，為了獲得更好的實(shí)現(xiàn)結(jié)果，特別是確保能夠滿足設(shè)計(jì)的時(shí)序條件，一般采用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線，所以對(duì)于不同的設(shè)計(jì)輸入，特別是不同的時(shí)序約束，獲得的布局布線結(jié)果一般有較大的差異。CPLD結(jié)構(gòu)相對(duì)簡(jiǎn)單得多，其資源有限而且布線資源一般為交叉連接矩陣，故CPLD的布局布線過程相對(duì)簡(jiǎn)單明朗的多，一般稱為適配過程。一般情況下，用戶能通過設(shè)置參數(shù)指定布局布線的優(yōu)化準(zhǔn)則，總的來說優(yōu)化目標(biāo)主要有兩個(gè)方面，面積和速度。一般根據(jù)設(shè)計(jì)的主要矛盾，選擇面積或速度或是兩者平衡等優(yōu)化目標(biāo)，不過當(dāng)兩者沖突時(shí)，一般滿足時(shí)序約束需求更重要一些，此時(shí)選擇速度或時(shí)序優(yōu)化目標(biāo)更佳。 (6) 時(shí)序仿真和驗(yàn)證 將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中，所進(jìn)行的仿真就叫時(shí)序仿真或布局布線后仿真，也叫后仿真。該仿真的仿真延時(shí)文件包含的延時(shí)信息最全，不僅包含了門延時(shí)，還包含了實(shí)際布線延時(shí)，所以布局布線后仿真最準(zhǔn)確，能夠較好的反映芯片的實(shí)際工作情況。一般來說，布線后仿真步驟必須進(jìn)行，通過布局布線后仿真能檢查設(shè)計(jì)時(shí)序和FPGA實(shí)際運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。 3個(gè)不同階段的仿真小結(jié)： －－功能仿真主要目的在于驗(yàn)證語言設(shè)計(jì)的電路結(jié)構(gòu)和功能是否和設(shè)計(jì)意圖相符。 －－綜合后仿真主要目的在于驗(yàn)證綜合后電路結(jié)構(gòu)是否和設(shè)計(jì)意圖相符，是否存在歧義綜合結(jié)果。 －－布局布線后仿真主要目的是驗(yàn)證是否存在時(shí)序違規(guī)。 (7) 板級(jí)仿真和驗(yàn)證 有些高速設(shè)計(jì)情況下還需要使用第三方的板級(jí)驗(yàn)證工具進(jìn)行仿真和驗(yàn)證。這些工具通過對(duì)設(shè)計(jì)的IBIS、HSPICE等模型的仿真，能較好地分析高速設(shè)計(jì)的信號(hào)完整性、電磁干擾等電路特性。 (8) 調(diào)試和加載設(shè)置 設(shè)計(jì)研發(fā)的最后步驟就是在線調(diào)試或?qū)⑸傻脑O(shè)置文件寫入芯片中進(jìn)行測(cè)試。示波器和邏輯分析儀是 電路設(shè)計(jì)和輸入 電路設(shè)計(jì)和輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計(jì)方法有硬件描述語言（HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，他根據(jù)設(shè)計(jì)需求，選用器件、繪制原理圖、完成輸入過程。這種方法的有點(diǎn)是直觀、便于理解、元器件庫資源豐富。不過在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是HDL設(shè)計(jì)輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog HDL。他們的一起特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分和復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)不同而變化，更利于向ASIC的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛繪制出激勵(lì)波形和輸出波形，EDA軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代碼或原理圖，使用十分方便。不過需要指出的是，波形輸入和狀態(tài)機(jī)輸入方法只能在某些特別情況下緩解設(shè)計(jì)者的工作量，并不適合所有的設(shè)計(jì)。所有仿真或驗(yàn)證步驟出現(xiàn)問題，就需要根據(jù)錯(cuò)誤定位返回到相應(yīng)的步驟更改或重新設(shè)計(jì)。 FPGA/CPLD區(qū)別盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn): (1) CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時(shí)序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 (2) CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 (3) 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程。FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 (4) FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 (5) CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。 (6) CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FPGA是門級(jí)編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。 (7) 在編程方式上,CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 (8) CPLD保密性好,FPGA保密性差。 (9) 一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時(shí),既靈活又容易,而且產(chǎn)品可以很快進(jìn)入市場(chǎng)。許多設(shè)計(jì)人員已經(jīng)感受到CPLD容易使用、時(shí)序可預(yù)測(cè)和速度高等優(yōu)點(diǎn),然而,在過去由于受到CPLD密度的限制,他們只好轉(zhuǎn)向FPGA和ASIC?，F(xiàn)在,設(shè)計(jì)人員可以體會(huì)到密度高達(dá)數(shù)十萬門的CPLD所帶來的好處。 CPLD結(jié)構(gòu)在一個(gè)邏輯路徑上采用1至16個(gè)乘積項(xiàng),因而大型復(fù)雜設(shè)計(jì)的運(yùn)行速度可以預(yù)測(cè)。因此,原有設(shè)計(jì)的運(yùn)行可以預(yù)測(cè),也很可靠,而且修改設(shè)計(jì)也很容易。CPLD在本質(zhì)上很靈活、時(shí)序簡(jiǎn)單、路由性能極好,用戶可以改變他們的設(shè)計(jì)同時(shí)保持引腳輸出不變。與FPGA相比,CPLD的I/O更多,尺寸更小。 如今,通信系統(tǒng)使用很多標(biāo)準(zhǔn),必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議,并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計(jì)人員帶來很大的方便,因?yàn)樵跇?biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件設(shè)計(jì),然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性比純軟件方案更好,它的NRE費(fèi)用低於ASIC,更靈活,產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點(diǎn)如下： (1) 邏輯和存儲(chǔ)器資源豐富(Cypress Delta39K200的RAM超過480 Kb) (2) 帶冗余路由資源的靈活時(shí)序模型 (3) 改變引腳輸出很靈活 (4) 可以裝在系統(tǒng)上后重新編程 (4) I/O數(shù)目多 (5) 具有可保證性能的集成存儲(chǔ)器控制邏輯 (6) 提供單片CPLD和可編程PHY方案 由于有這些優(yōu)點(diǎn),設(shè)計(jì)建模成本低,可在設(shè)計(jì)過程的任一階段添加設(shè)計(jì)或改變引腳輸出,可以很快上市 CPLD的結(jié)構(gòu): CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比例高)和高度靈活的路由資源。CPLD的路由是連接在一起的,而FPGA的路由是分割開的。FPGA可能更靈活,但包括很多跳線,因此速度較CPLD慢。 CPLD以群陣列（array of clusters）的形式排列,由水平和垂直路由通道連接起來。這些路由通道把信號(hào)送到器件的引腳上或者傳進(jìn)來,并且把CPLD內(nèi)部的邏輯群連接起來。 CPLD之所以稱作粗粒,是因?yàn)?與路由數(shù)量相比,邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多,因此FPGA是細(xì)粒的。 CPLD的功能塊 CPLD最基本的單元是宏單元。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)乘積項(xiàng)作為其輸入)及其它有用特性。 因?yàn)槊總€(gè)宏單元用了16個(gè)乘積項(xiàng),因此設(shè)計(jì)人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認(rèn)為是“邏輯豐富”型的。 宏單元以邏輯模塊的形式排列(LB),每個(gè)邏輯模塊由16個(gè)宏單元組成。宏單元執(zhí)行一個(gè)AND操作,然后一個(gè)OR操作以實(shí)現(xiàn)組合邏輯。 每個(gè)邏輯群有8個(gè)邏輯模塊,所有邏輯群都連接到同一個(gè)可編程互聯(lián)矩陣。 每個(gè)群還包含兩個(gè)單端口邏輯群存儲(chǔ)器模塊和一個(gè)多端口通道存儲(chǔ)器模塊。前者每模塊有8,192b存儲(chǔ)器,后者包含4,096b專用通信存儲(chǔ)器且可配置為單端口、多端口或帶專用控制邏輯的FIFO。 CPLD有什麼好處：I/O數(shù)量多 CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù),有時(shí)甚至高達(dá)70%。 時(shí)序模型簡(jiǎn)單