【文章內容簡介】 表的功能，流程圖如222所示，結構功能圖如223所示，波形仿真圖如224所示。開 始EN=1？秒表工作狀態(tài)時間自動工作狀態(tài)結 束圖222 秒表模塊的流程圖圖223 秒表模塊的結構功能圖圖224 秒表功能的波形仿真圖EN表示秒表使能控制信號，clk1表示自動工作模式的時鐘信號，clk2表示秒表工作模式的時鐘信號，故當EN為有效信號1時，輸出F_out與clk2同，即處于秒表工作狀態(tài)，同理EN為0時，輸出F_out與clk1同，即處于自動工作狀態(tài)。　日期顯示與設置模塊 date_main該模塊實現(xiàn)日期的顯示和日期的調整與設置，結構功能圖如225所示。圖225 時間顯示與設置模塊的結構功能圖　日期自動工作模塊 autodate該模塊實現(xiàn)的是日期的自動工作功能，結構功能圖如226所示，波形仿真圖如227所示。圖226 日期自動工作模塊的結構功能圖圖227(a) 日期自動工作模塊的波形仿真圖圖227(b) 日期自動工作模塊的波形仿真圖　日期設置模塊 setdate該模塊用于日期，結構功能圖如228所示。圖228 日期設置模塊的結構功能圖　鬧鐘模塊alarmclock該模塊實現(xiàn)的功能包括鬧鐘的設置以及鬧鐘時間到后的提示，流程圖如229所示，結構功能圖如230所示，波形仿真圖如231所示。開 始設置的鬧鐘與當前時間比較alarm=1’b1鬧鐘工作alarm=1’b0鬧鐘不工作EN=1disp_drive3’b101?disp_drive=disp_drive+3,b1disp_drive=3’b0根據(jù)不同的disp_drive選擇在不同的位置上的數(shù)值加1結 束 圖 229 鬧鐘模塊的流程圖圖230 鬧鐘模塊的結構功能圖圖231 鬧鐘模塊的波形仿真圖EN為鬧鐘設置使能，clk_200Hz用于設置中的閃爍顯示的時鐘，其中還定義了hour_set1，hour_set0，minute_set1，minute_set0，second_set1，second_set0，用來表示已經設置好的鬧鐘時間。鬧鐘一直處于工作狀態(tài)，當前時間（hour1，hour0，minute1，minute0，second1，second0）與設置的鬧鐘時間相比較，當小時、分鐘、秒鐘的時間完全相同時，則鬧鈴響，輸出信號alarm為有效信號1。SW1和SW2是調整鍵，分別控制位選和數(shù)值的調整?！》诸l模塊 fdiv該模塊完成全局時鐘信號分頻輸出200Hz、60Hz、1Hz的三種時鐘信號，流程圖如232所示，結構功能圖如233所示，波形仿真圖如234所示。圖233 分頻模塊的結構功能圖圖234分頻模塊的波形仿真圖開始，輸入1kHz時鐘信號posedge clkCNT4?輸出200Hz時鐘信號f200HzCNT=CNT+1posedge f200HzCNT22?CNT2=CNT2+1輸出60Hz時鐘信號posedge f200HzCNT3199?CNT3=CNT3+1輸出1Hz時鐘信號結 束圖232 分頻模塊的流程圖　頂層模塊圖將各個主模塊綜合成電子萬年歷系統(tǒng)，其包括：fdiv分頻模塊，maincontrol主控制模塊，stopwatch秒表模塊，time_auto_and_set時間及其設置模塊，date_main日期及其設置模塊，alarmclock鬧鐘模塊，time_disp_select時間顯示動態(tài)位選模塊及disp_data_mux顯示模塊，該頂層電路Top如圖235所示。圖235 頂層電路Top三、附錄電子萬年歷系統(tǒng)的Verilog HDL語言程序設計部分代碼 module maincontrol(clk,SW3,Timepiece_EN,TimeSet_EN,Stopwatch_EN,Alarmclock_EN,Date_EN,DateSet_EN)。output Timepiece_EN。 //時間自動顯示使能output TimeSet_EN。 //時間調整與設置使能output Stopwatch_EN。 //秒鐘功能使能output Alarmclock_EN。 //鬧鐘時間設置使能output Date_EN。 //時期顯示使能output DateSet_EN。 //日期調整與設置使能input SW3。 //功能號選擇input clk。reg Timepiece_EN。 reg TimeSet_EN。 reg Stopwatch_EN。 reg Alarmclock_EN。 reg Date_EN。 reg DateSet_EN。 reg [2:0] Function。reg [31:0] t。reg q1,q2,q3。reg CLK。always@(posedge clk)begin if(t49999) begin t=t+1。 CLK=0。 end else begin t=0。 CLK=139。b1。 end endalways@(posedge CLK)begin begin q2=q1。 q1=SW3。 end begin q3=q1amp。(~q2)。 endendalways@(posedge q3 ) /*實現(xiàn)對時間顯示與調整，日期顯示與 調整，鬧鐘顯示與調整，秒表操作等的控制*/ begin //功能號的產生以及其自動循環(huán) if(Function339。b101 amp。amp。 SW3==139。b1) Function=Function+339。b1。 else Function=339。b0。 case(Function) //各個分功能的控制和實現(xiàn) //時鐘自動顯示 339。b000:begin Timepiece_EN=139。b1。 TimeSet_EN=139。b0。 Stopwatch_EN=139。b0。 Alarmclock_EN=139。b0。 Date_EN=139。b0。 DateSet_EN=139。b0。 end //時鐘調整與設置 339。b001:begin end //秒表 339。b010:begin end //鬧鐘時間設置 339。b011:begin end //日期顯示 339。b100:begin end //日期調整與設置 339。b101:begin end default:begin end endcase endendmodule module second_counter(EN,clk,second_data1,second_data0,E0)。output [3:0] second_data1,second_data0。output E0。input clk,EN。reg [3:0] second_data1,second_data0。reg E0。always@(posedge clk) begin if(EN==139。b1) begin if(second_data0439。b1001) second_data0=second_data0+439。b1。 else