【文章內(nèi)容簡介】 語法嚴格，VHDL和Verilog HDL兩者相比，學(xué)習(xí)難度要大一點。而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由，初學(xué)者容易上手但也容易出錯。人們在進行ASIC設(shè)計時多采用Verilog語言。在EDA領(lǐng)域除了廣泛使用VHDL和Verilog HDL之外,一些國際著名的PLD廠商為有效推廣使用自己生產(chǎn)的CPLD /FPGA器件，特別設(shè)計推出了適用于本公司CPLD/FPGA器件特性的硬件描述語言。例如Altera公司推出的AHDL就是一個典型的例子。對于使用ALTERA公司CPLD器件的用戶來說，掌握AHDL以有效進行ALTERA CPLD/FPGA器件的開發(fā)與應(yīng)用是必要的。從EDA技術(shù)的發(fā)展趨勢上看，直接采用C語言設(shè)計CPLD/FPGA將是一個發(fā)展方向，現(xiàn)在已出現(xiàn)用CPLD/FPGA設(shè)計的C語言編譯軟件，有人預(yù)計可能在510年之內(nèi)C語言很可能將逐漸成為繼VHDL和Verilog之后設(shè)計大規(guī)模CPLD /FPGA的又一種手段 。VHDL的作用：VHDL打破軟、硬件的界限傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計分為： 硬件設(shè)計（硬件設(shè)計人員）。 軟件設(shè)計（軟件設(shè)計人員）。VHDL是電子系統(tǒng)設(shè)計者和 EDA工具之間的界面。EDA工具及 HDL的流行，使電子系統(tǒng)向集 成化、大規(guī)模和高速度等方向發(fā)展。美國硅谷約有80%的 ASIC和 FPGA/CPLD已采用 HDL進行設(shè)計。VHDL與C、C++的比較：C、C++ 代替匯編等語言VHDL 代替原理圖、邏輯狀態(tài)圖等VHDL與電原理圖描述的比較：VHDL具有較強的抽象描述能力，可進行系統(tǒng)行為級別的描述。描述簡潔，效率高。 VHDL描述與實現(xiàn)工藝無關(guān)。電原理圖描述需給出完整、具體的電路結(jié)構(gòu)圖，不能進行抽象描述。描述繁雜，效率低。電原理圖描述與實現(xiàn)工藝有關(guān)。 FPGA設(shè)計流程及QuartusII介紹FPGA 基本開發(fā)流程如圖151所示，主要包括 : 1 設(shè)計輸入（ Design Entry ）； 2 設(shè)計仿真（ Simulation ）； 3 設(shè)計綜合（ Synthesize ）； 4 布局布線（ Place amp。 Route ）； 5 配置（ Configuration ）。 設(shè)計輸入 主要有原理圖輸入和 HDL 輸入兩種方式，一般開發(fā)商都同時支持兩種輸入方式。還有的甚至提供更多的輸入方式，如 Xilinx 公司的 就提供四種輸入方式，包括 EDIF 網(wǎng)表輸入。有些熟悉硬件設(shè)計的工程師開始喜歡利用原理圖進行設(shè)計，這種方法非常直觀，但基于可移植性和規(guī)范化方面的考慮，絕大部分深入 FPGA 設(shè)計和 ASIC 設(shè)計的工程師最終都將統(tǒng)一到 HDL 平臺上來。 設(shè)計仿真 包含功能仿真和時序仿真兩項主要內(nèi)容，功能仿真忽略了綜合和布局布線導(dǎo)致的時延等因素，僅僅從邏輯上進行仿真，這對設(shè)計思路的驗證是有幫助的，但必須通過時序仿真作進一步驗證，發(fā)現(xiàn)并修正時序問題。 設(shè)計綜合 將 HDL 語言生成用于布局布線的網(wǎng)表和相應(yīng)的約束。綜合效果直接導(dǎo)致設(shè)計的性能和邏輯門的利用效率，因此，許多可編程邏輯器件開發(fā)商都支持第三方綜合和仿真工具，著名的有： Synplicity 、 Synopsys 和 ModelSim 等。 布局布線 工具利用綜合生成的網(wǎng)表，在 FPGA 內(nèi)部進行布局布線，并生成可用于配置的比特流文件 （有了比特流文件就可 down 到板子里了 ) 。布局布線工具與可編程邏輯器件工藝及其布線資源密切相關(guān)，一般由可編程邏輯器件開發(fā)商直接提供。Altera174。 Quartus174。 II 設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，它可以輕易滿足特定設(shè)計的需要。 它是單芯片可編程系統(tǒng) (SOPC) 設(shè)計的綜合性環(huán)境。Quartus II 軟件擁有 FPGA 和 CPLD 設(shè)計的所有階段的解決方案。此外， Quartus II 軟件允許您在設(shè)計流程的每個階段使用 Quartus II 圖形用戶界面、EDA 工具界面或命令行界面。可以在整個流程中只使用這些界面中的一個，也可以在設(shè)計流程的不同階段使用不同的選項。本章介紹適用于各個設(shè)計流程的選項。 本手冊的其余章節(jié)詳細說明設(shè)計流程的各個階段。您可以使用 Quartus II 軟件完成設(shè)計流程的所有階段；它是完整且易用的獨立解決方案。圖151 FPGA基本開發(fā)流程Quartus II 軟件包括模塊化編譯器。 編譯器包括以下模塊（標有星號的模塊表示在編譯期間可選，具體要視您的設(shè)置而定）：1 Analysis amp。 Synthesis；2 Fitter；3 Assembler；4 Timing Analyzer；5 Design Assistant；6 EDA Netlist Writer；7 Compiler Database Interface?？梢栽谌幾g過程中通過選擇 Start Compilation （Processing 菜單）來運行所有的編譯器模塊。 若要單獨運行各個模塊，可以通過選擇 Start（Processing 菜單），然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。此外，還可以通過選擇 Compiler Tool （Tools 菜單）并在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。 在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，還可以打開其它相關(guān)窗口。以下步驟描述 Quartus II 圖形用戶界面的基本設(shè)計流程：1 使用 New Project Wizard （File 菜單）建立新工程并指定目標器件或器件系列。2 使用 Text Editor （文本編輯器）建立 Verilog HDL、VHDL 或 Altera硬件描述語言 (AHDL) 設(shè)計。 您可以使用 Block Editor （原理圖編輯器）建立流程圖或原理圖。流程圖中可以包含代表其它設(shè)計文件的符號。 還可以使用 MegaWizard174。 PlugIn Manager 生成宏功能模塊和 IP內(nèi)核的自定義變量，在設(shè)計中將它們實例化。3（可選）使用 Assignment Editor、Settings 對話框（Assignments 菜單）、Floorplan Editor 和/ 或 LogicLock? 功能指定初始設(shè)計的約束條件。4（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級設(shè)計。5（可選）使用 Software Builder 為 Excalibur? 器件處理器或 Nios174。 嵌入式處理器建立軟件和編程文件。6 使用 Analysis amp。 Synthesis 對設(shè)計進行綜合。7（可選）使用仿真器對設(shè)計執(zhí)行功能仿真。8使用 Fitter 對設(shè)計執(zhí)行布局布線。 在對源代碼進行少量更改之后，還可以使用增量布局布線。9 使