【文章內(nèi)容簡(jiǎn)介】 2))。 C(3) = (C(2) AND A(3)) OR (C(2) AND B(3)) OR (A(3) AND B(3))。 S = Y(3) amp。 Y(2) amp。 Y(1) amp。 Y(0) 。 Cout = C(3) 。end adder4b_arch 。第三章 VHDL的數(shù)據(jù)類型、數(shù)據(jù)對(duì)象、運(yùn)算操作符167。VHDL的基本數(shù)據(jù)類型167。 VHDL的數(shù)據(jù)對(duì)象167。 VHDL的運(yùn)算操作符 VHDL的基本數(shù)據(jù)類型? 預(yù)定義數(shù)據(jù)類型、 自定義數(shù)據(jù)類型 BIT ：位類型，其值只能為 ‘0’或 ‘1’例：Signal a: BIT；（ a = ‘1’ ） BIT_VECTOR ：位矢量類型，包含一組位類型例：Signal a: BIT_VECTOR (7 DOWNTO 0) ( a = “00000001” 、 a = a + 1)BOOLEAN：布爾類型，其值可為 ‘TRUE’或‘FALSE’INTEGER：整型，范圍為214783647到214783647（232），綜合時(shí)，要對(duì)范圍加以限制。常用于循環(huán)語句的循環(huán)次數(shù)、常量、數(shù)學(xué)函數(shù)或模式仿真例：Signal a: INTEGER RANGE 0 TO 15（綜合器根據(jù)限定的范圍來確定信號(hào)的二進(jìn)制位數(shù)）Natural：自然數(shù)類型，整型的子類型，含零和正整數(shù)Positive：正整數(shù)類型，整型的子類型，含非零和非負(fù)整數(shù)REAL：浮點(diǎn)類型，范圍為：Std_Logic和Std_Logic_Vector數(shù)據(jù)類型：v IEEE 1164中定義的一種位數(shù)據(jù)類型，它包含9種取值分別為：‘U’ 未初始化 用于仿真’X’ 強(qiáng)未知（浮接不定） 用于仿真’0’ 強(qiáng)0 用于綜合與仿真’1’ 強(qiáng)1 用于綜合與仿真’Z’ 高阻 用于綜合與仿真’W’ 弱未知（弱浮接） 用于仿真’L’ 弱0 用于綜合與仿真’H’ 弱1 用于綜合與仿真’_’ 忽略 用于綜合與仿真v它是數(shù)字電路設(shè)計(jì)的工業(yè)標(biāo)準(zhǔn)邏輯類型v它增加了VHDL語言編程、綜合和仿真的靈活性v在多值邏輯系統(tǒng)中STD_LOGIC和 STD_LOGIC_VECTOR 用于取代 BIT 和 BIT_VECTOR v若電路中有三態(tài)邏輯(Z) 必須用STD_LOGIC 和 STD_LOGIC _VECTOR v要使用這種類型代碼中必須申明庫和程序包說明語句 LIBRARY IEEE。 USE 。矢量信號(hào)的數(shù)據(jù)傳遞ARCHITECTURE a OF test IS Signal A: STD_LOGIC_VECTOR(3 DOWNTO 0)。 Signal B: STD_LOGIC_VECTOR(0 TO 3)。BEGINA(3)A(2)A(1)A(0)B(0)B(1)B(2)B(3) B = A。 A矢量信號(hào)傳遞到B矢量信號(hào) END a。矢量信號(hào)的分解與合并ARCHITECTURE a OF test IS Signal A: STD_LOGIC_VECTOR(3 DOWNTO 0)。 Signal B: STD_LOGIC_VECTOR(0 TO 3)。 Signal C: STD_LOGIC_VECTOR(0 TO 1)。 Signal D: STD_LOGIC_VECTOR(1 DOWNTO 0)。BEGIN C = A (2 DOWNTO 1) 。 分解A(2~1)矢量信號(hào)傳遞到C B = A(3)amp。Damp。 ‘1’ 。 合并A(3)、D、“1” 信號(hào)傳遞到BEND a。A(3)A(2)A(1)A(0)B(0)B(1)B(2)B(3)C(0) D(1)C(1) D(0)1 1)枚舉類型：用戶定義的數(shù)據(jù)類型，在狀態(tài)機(jī)設(shè)計(jì)中，為提高程序的可讀性，將每個(gè)二進(jìn)制狀態(tài)編碼用字符表示。定義語法：(在結(jié)構(gòu)體的說明語句位置)TYPE 標(biāo)識(shí)符 IS (狀態(tài)1, 狀態(tài)2,狀態(tài)3, …)例：采用狀態(tài)機(jī)設(shè)計(jì)交通燈Architecture state_machine Of traffic_controll Is ……Begin …… Case present_state is When “00” =…. When “01” =…. When “10” =…. When Other =…. ……END state_machine 。Architecture state_machine Of traffic_controll Is Type traffic_light Is (red, yellow, green)。 ……Begin …… Case present_state is When red =…. When yellow =…. When green =…. When Other =…. ……END state_machine 。2)數(shù)組類型：用戶定義的數(shù)據(jù)類型，常用來組合同樣數(shù)據(jù)類型的元素。例如ROM、RAM等。有限定性和非限定性數(shù)組v定義語法1：(限定性數(shù)組)TYPE 標(biāo)識(shí)符 IS Array（數(shù)組范圍）Of 數(shù)據(jù)類型例：定義限定性數(shù)組Architecture A Of Test Is Type Byte Is Array (7 Downto 0) Of Bit。 Signal Date : Byte。 Signal R : Bit 。Begin …. R = Date(4) ……END A 。v定義語法2：(非限定性數(shù)組)TYPE 標(biāo)識(shí)符 IS Array (下標(biāo)類型 Range ) Of 數(shù)據(jù)類型例：定義非限定性數(shù)組Architecture A Of Test Is Type Byte Is Array (Natural Range ) Of Bit。Begin process (s1, s2, s3) Variable Date : Byte ( 0 TO 6)。 …… begin .… end process 。End A 。3)記錄類型：用戶定義的數(shù)據(jù)類型，一個(gè)具有記錄類型的數(shù)據(jù)對(duì)象可以具有不同數(shù)據(jù)類型的多個(gè)元素。 定義語法：TYPE 標(biāo)識(shí)符 IS RECORD 元素名1：元素1數(shù)據(jù)類型； 元素名2：元素2數(shù)據(jù)類型； ……END RECORD；Architecture B Of Test Is TYPE Month_Name IS (Jan,Fab,Mar,Apr,May,Jun,Jul,Aug,Sep,Oct,Nov,Dec)。 TYPE date IS RECORD day : Integer RANGE 1 TO 31。 month : Month_Name。 year : Integer RANGE 0 to 3000。 END RECORD。Begin Process(int1,int2) VARIABLE today : date。 today : =(15, may, 1995)。 End process。End B。4)子類型：用戶定義的數(shù)據(jù)類型，對(duì)原基本數(shù)據(jù)類型（父類型）加以限制構(gòu)成的父類型的子集。定義語法：SUBTYPE 標(biāo)識(shí)符 IS 父類型 RANGE 約束范圍子類型應(yīng)用Architecture subt_test Of test Is Subtype data Is Bit_Vector(31 downto 0) 。 Subtype operand Is data 。 Type x_int Is Range 1 to 50 。 Type y_int Is Range 1 to 30 。 Subtype z_int Is x_int Range 1 to 30 。 Subtype a_int Is x_int Range 3 to 32 。 Subtype b_int Is z_int Range 5 to 20 。Signal x : x_int := 1 。 Signal y : y_int := 2 。 Signal z : z_int := 3 。 Signal a : a_int := 4 。 Signal b : b_int := 5 。 Begin z = x 。 ？是否出現(xiàn)錯(cuò)誤 a = z 。 ？ b = a 。 ？ y = x 。 ？End subt_test 。 VHDL的數(shù)據(jù)對(duì)象?常數(shù)?信號(hào)?變量數(shù)據(jù)對(duì)象—常數(shù)v指在設(shè)計(jì)中不會(huì)變的值v改善代碼可讀性，便于代碼修改v必須在程序包、實(shí)體、構(gòu)造體或進(jìn)程的說明區(qū)域加以說明，常數(shù)具有區(qū)域性v一般要賦一個(gè)初始值v保留字—CONSTANT例： CONSTANT Width : Integer : = 8 ；例：定義一個(gè)4位長(zhǎng)常數(shù)零和一個(gè)8位長(zhǎng)常數(shù)零Constant Zero_4: Std_Logic_Vector(3 Downto 0): = “0000”Constant Zero_8: Std_Logic_Vector(7 Downto 0): = “00000000”數(shù)據(jù)對(duì)象－信號(hào)v 可代表電路內(nèi)部連線或端口，有傳輸延遲v 用“=”來給信號(hào)賦值v 保留字— SIGNAL SIGNAL Count: Bit_Vector(3 downto 0)。 …… IF Rising_Edge(clk) THEN Count = Count + 1。 END IF。V 信號(hào)在Package、Entity、Architecture 中聲明vMUXREGSIGNALSIGNALSIGNALSIGNALPROCESSPROCESS VHDL程序中的信號(hào)信號(hào)舉例LIBRARY ieee。USE 。ENTITY simp ISPORT(a, b, c, d : IN Std_Logic。 g : OUT Std_Logic)。END simp。ARCHITECTURE logic OF simp ISSIGNAL e，f : Std_Logic。 在構(gòu)造體內(nèi)聲明的內(nèi)部連接信號(hào)BEGIN e = a or b。 f = not(c or d)。 g = e and f。END logic。信號(hào)賦值lSIGNAL temp : Std_Logic_Vector (7 downto 0)。l整體賦值:temp = “10101010”。 多位賦值用雙引號(hào)temp = x”AA” 。 l逐位賦值:temp(7) = ‘1’。 逐位賦值用單引號(hào)l多位賦值:ltemp (7 downto 4) = “1010”；數(shù)據(jù)對(duì)象—變量v僅用于進(jìn)程和子程序v必須在進(jìn)程和子程序的說明性區(qū)域說明v和信號(hào)不同，不能表達(dá)連線和存儲(chǔ)元件v保留字——VARIABLE VARIABLE tmp : Bit 。 tmp := ‘1’ 。l整體賦值temp := “10101010”。 多位賦值用雙引號(hào)temp := x”AA” 。 l逐位賦值temp(7) := ‘1’。 逐位賦值用單引號(hào)l多位賦值temp (7 downto 4) := “1010”。信號(hào)和變量的作用范圍ARCHITECTURE{SIGNAL 描述}在進(jìn)程的外面聲明作用范圍為全局label1: PROCESS1在進(jìn)程內(nèi)部說明作用范圍為進(jìn)程內(nèi){VARIABLE 描述}label2: PROCESS2{VARIABLE 描述}信號(hào)和變量的區(qū)別程序1：立即賦值延遲一定時(shí)間后才賦值行為進(jìn)程的內(nèi)部全局，進(jìn)程和進(jìn)程之間的通信作用范圍內(nèi)部數(shù)據(jù)交換電路的內(nèi)部連接功能:==賦值符號(hào)變量信號(hào)LIBRARY IEEE。USE 。USE 。USE 。ENTITY s_test i