【文章內(nèi)容簡介】 一塊經(jīng)過仿真的單板的文件管理，應(yīng)該有其對應(yīng)的模型配置文件 DAT，根據(jù)單板要仿真的器件先估計一下模型的分布情況，確定要調(diào)用的 NDX文件，在 PCB仿真設(shè)計環(huán)境下，把所用到的 NDX調(diào)出來，如圖 2－14：圖 2－14調(diào)出所用到的 ndx然后可以查看模型的自動配置情況，操作如圖 2－15：圖 2－15按仿真庫自動配置模型從圖 2－16可以看到模型的自動配置情況，在這過程，如果前面沒有對電源網(wǎng)絡(luò)進(jìn)行定義，會有一個提問，按“YES”繼續(xù)。圖 2－16模型配置情況具體內(nèi)容請參見專門的《仿真庫使用手冊》和仿真庫管理流程仿真庫，接插件的仿真庫是如何建立的？這種仿真的可信度如何？。 手工給器件賦模型 如果需要手工調(diào)用模型，請按下面的步驟進(jìn)行：由于Cadence軟件不能直接使用 IBIS模型，所以IBIS模型必須轉(zhuǎn)換成 Cadence可識別的DML文件才可以，轉(zhuǎn)換的菜單在上圖 311最下端的 Translate＝》ibis2signoise，轉(zhuǎn)換之后的 DML文件可以與IBIS文件放在同一目錄下，轉(zhuǎn)換的操作實例為：如果，你轉(zhuǎn)換IBIS模型報錯的話，用IBIS模型的語法檢查程序：開始＝程序＝Allegro SPB = Model Integrity，進(jìn)行語法檢查，檢查結(jié)束后將正確的[File name]改成所需模型名即可。 DML文件轉(zhuǎn)換完成之后，下面就將這些文件所在的路徑加到 Device Library Files列表下邊，點擊 Add Existing Library按鈕，在下拉列表中選擇 Local Library Path 選項，然后通過瀏覽器將 DML文件所在的路徑指上去即可，具體的操作實例為：這時再看Device Library Files下邊的列表里將多出來許多 Dml的路徑文件，如下圖所示：圖2－17添加DML文件之后的Signal Model Library Browser窗口上圖316的意思是DML模型的路徑是： E:\Simulation_Training\IBIS_Model\，阻、容和連接器件的 ,，文件是空的。到此，模型庫的路徑算是連接起來了，關(guān)閉 Signal Model Library Browser窗口。接下來的工作就是將庫路徑里面的模型加到相應(yīng)的器件上即可，賦元件的模型的具體的操作步驟為： 在圖210所示的 Signal Model Assignment窗口中找到要賦模型的器件并用鼠標(biāo)點擊該元件的 Device名字 ● 鼠標(biāo)點擊下邊的按鈕 ● 在彈出的 Model Browser窗口里面找到相應(yīng)的模型（注意上邊的三個模型過濾參數(shù)分別為： All Libraries、Ibis Device和*）● 選擇Close按鈕關(guān)閉 Model Browser窗口賦該元件的模型的圖解說明如下：圖2－18添加模型的圖解說明窗口按照此方法就可以將其它有 IBIS模型的器件都賦上模型，對于阻、容器件，通常是沒有 IBIS模型的，我們需要根據(jù)其值的大小創(chuàng)建一個Espice模型，創(chuàng)建的過程見下圖：圖2－19添加電阻 Espice模型的圖解說明窗口在上圖113中點擊 “”按鈕之后就會彈出如下圖 319所示的窗口，照下圖 2－20的參數(shù)設(shè)好之后點擊“”按鈕結(jié)束。圖2－20添加電阻 Espice模型的圖解說明窗口（續(xù)）生成電阻模型的實例如下：對于與仿真無關(guān)的阻、容器件可以不必都生成并賦上 Espice模型，仿真哪個信號或者哪組信號，主要與這些信號相關(guān)的器件都有模型就可以了，到此，賦模型的工作結(jié)束了。這時再打開 ，可以看到，已經(jīng)有添加的電阻的Espice模型。 查找電阻模型的實例如下： Audit 進(jìn)行核查 在Database Setup Advisor－SI Models窗口中點擊“”按鈕，將進(jìn)入 Database Setup Advisor－SI Audit窗口，點擊該窗口的中央的“”按鈕， Net Audit窗口就會彈出，該窗口主要的功能就是檢查要仿真的網(wǎng)絡(luò)設(shè)置情況，相應(yīng)網(wǎng)絡(luò)的器件模型是否賦全，疊層設(shè)置的參數(shù)信息等等。假設(shè)需要對 TC總線有仿真要求，我們對 TC*信號檢查一下，在網(wǎng)絡(luò)過濾器中輸入 TC*，按鍵盤 Tab鍵，選擇 TC1網(wǎng)絡(luò)并點擊 按鈕，彈出的窗口如下：圖 2－21 Net Audit圖解說明窗口對于缺少模型的元件，需要返回上一步驟賦模型的窗口中進(jìn)行添加，如果沒有錯誤就可以關(guān)閉 Net Audit窗口了，在Database Setup Advisor－SI Audit窗口中點擊“”按鈕結(jié)束仿真設(shè)置向?qū)А? IO管腳的測試條件和邏輯門限值在給器件賦好模型后，我們還有一個需要經(jīng)常修改的地方，就是模型參數(shù)中的測試條件，這是因為同一器件的不同功能的 IO管腳可能使用的是同一個 IOCell模型，廠家在測試這些管腳的功能參數(shù)時可能使用了不同的測試條件，因此我們在對不同的管腳所在的網(wǎng)絡(luò)進(jìn)行仿真時，必須根據(jù)該管腳實際測試條件進(jìn)行設(shè)置。執(zhí)行 Analyze SI/EMI Sim Library…啟動 Signal Analysis Library Browser界面，選中你所需設(shè)置的器件，再啟動 Model Browser界面。選中所需管腳，點擊 Editor，啟動 IOCell Editor界面，如圖 229所示。其中有四個標(biāo)簽，我們會經(jīng)常修改的是 Delaymeasurement標(biāo)簽，該標(biāo)簽的內(nèi)容必須根據(jù) DATASHEET的數(shù)據(jù)進(jìn)行填寫。因為現(xiàn)在公司有統(tǒng)一的 IBIS模型庫，DATASHEET有這些參數(shù)的已加上了，但往往有些粗糙的 DATASHEET沒有給出這些參數(shù)，此時使用該器件的設(shè)計人員必須向廠家咨詢獲得該參數(shù)，否則仿真將無法進(jìn)行。圖 222修改 IO管腳的測試條件另外，除了 DelayMeasurement標(biāo)簽需要設(shè)置外，通常還需要設(shè)置輸入緩沖器模型 Input Section標(biāo)簽中 Logic Thresholds 的 High和 low值，如圖 223所示。圖 223設(shè)置 IOCell 中的邏輯門限值當(dāng)仿真差分線時，可以將差分線一起提取拓樸，這就要將兩個驅(qū)動器一起提取 IO模型，這需要在模型中作些修改：執(zhí)行 Analyze SI/EMI Sim Model，啟動 Signal Model Assignment界面，如圖 224所示。選中你所需設(shè)置的器件，再啟動 IBIS Device Model Editor界面。點擊需要設(shè)置成差分對的一個管腳，將自動彈出 IBIS Device Pin Data界面，如圖 2－25所示。對于差分對，在 Diff Pair Date下面，選擇 Type類型，如反向還是不反向，然后在 Mate Pin中填入耦合管腳，如 3，圖 226所示，這樣就將 2和 3兩個管腳組成了一對，提取拓樸時會一起提出。圖 224 Signal Model Assignment 界面圖 225 IBIS Device Model Editor界面圖 226 IBIS Device Pin Data界面在仿真之前，還需要對信號的仿真分析參數(shù)進(jìn)行設(shè)置。在PCB SI界面中選擇Analyze＝》SI/EMI＝》Preferences菜單，彈出 Analysis Prefences窗口。 1）首先選擇DeviceModels標(biāo)簽，如下圖227所示：圖2－27 Analysis Prefences窗口的DeviceModels標(biāo)簽欄■ Default IOCell Models 缺省 IO單元模型。使用該項用來決定仿真時，如果遇到未賦模型的器件時是否使用缺省的 IO單元模型。如果將 Use Defaults For Missing Component Models的復(fù)選框選中，表示將使用缺省的 IO單元模型。一般說來，該項沒有太大意義，缺省 IO單元模型是 Cadence的模型庫中的 IO模型，它與實際具體的器件模型相比誤差較大，沒有使用價值。 ■ Buffer Delay Selection 緩沖器延時選擇。緩沖器延時有兩種選擇：Onthefly和 From library。 Onthefly是根據(jù)測試負(fù)載的參數(shù)計算出 Buffer Delay曲線，F(xiàn)rom library是從庫中獲取。在實際應(yīng)用時，我們均是通過器件的 DATASHEET查出測試條件由軟件自動計算出 Buffer Delay曲線，因此該項通常設(shè)為 Onthefly。2）再選擇 InterconnectModels標(biāo)簽，參照下圖 228設(shè)置（基本上傳輸?shù)膯伟宥伎刂铺卣髯杩?0Ω，這里將默認(rèn)阻抗改成50Ω即可）：圖2－28 Analysis Prefences窗口的InterconnectModels標(biāo)簽欄其它標(biāo)簽欄內(nèi)的參數(shù)不必改動，就按默認(rèn)設(shè)置即可，點擊“”按鈕關(guān)閉 Analysis Prefences窗口。下面是圖 228的參數(shù)說明： Unrouted Interconnect Models組合框（對于 PCB板中未連線的信號，采用以下參數(shù)）： ● Percent Manhattan：設(shè)定未連接的傳輸線的曼哈頓距離的百分比，缺省為 100%。 ● Default Impedance：設(shè)定傳輸線特性阻抗，默認(rèn)為 60ohm。 ●Default Prop Velocity：默認(rèn)傳輸速度，默認(rèn)值為 +008M/s，此時對應(yīng)εr=，1ns延時對應(yīng)傳輸線長度為 5600mil。 / ns 信號在電路板上的傳輸速度的計算公式為：Velocity= 3108 m / s εr ε = r 傳輸延時公式為：PropDelay= t pd = length velocity Routed Interconnect Models組合框（對于 PCB板中已連線信號，采用以下參數(shù)）： . Cutoff Frequency：表明互連線寄生參數(shù)提取所適應(yīng)的頻率范圍，缺省為 0GHz。在對 IBIS的 PACKEG等寄生參數(shù)進(jìn)行 RLGC矩陣提取時，為了不考慮頻率的影響將截止頻率設(shè)為 0，此時的矩陣不依賴于頻率，并且提取速度較快，但精度稍差。當(dāng)設(shè)置了截止頻率后，RLGC矩陣將是綜合矩陣，它將基于頻率的參數(shù)影響，考慮了頻率參數(shù)影響的 RLGC矩陣具有較高的精度，但提取速度較慢。如果對該值設(shè)置，一般建議設(shè)置該值不要超過時鐘頻率的三倍。 . Shap Mesh Size：表明將線看成銅皮的邊界尺稱范圍，即標(biāo)明作為場分析的最大銅箔尺寸。如果線寬大于這個尺寸值，則使用封閉形式公式進(jìn)行模型提取，缺省為 50mil。 . Via Modeling：表明所采用的過孔模型。 z Fast Closed Form：場模擬程序?qū)崟r產(chǎn)生一個過孔子電路而并沒有建立一個近似的 RC電路，這樣節(jié)省了仿真時間，但沒有使用模型那么準(zhǔn)確。 z Ignore Via：忽略過孔的影響。 z Detailed Closed Form：在互連模型庫中尋找相近似的過孔模型，如果沒有合適的模型，則由場模擬程序產(chǎn)生一個由近似 RC矩陣組成的過孔模型并存儲在模型庫中。 . Diffpair Coupling Window：差分對耦合窗口，表明用來定位差分對相鄰網(wǎng)絡(luò)的基于最小耦合長度的研究窗口的尺寸，缺省值為 100 mils。 Topology Extraction z Differential Extraction Mode：當(dāng)選中時，規(guī)定差分網(wǎng)絡(luò)只能被當(dāng)作一對線提取。當(dāng)不選時，差分網(wǎng)絡(luò)能單獨地提取。 z Diffpair Topology Simplification：差分拓樸的簡化模式，規(guī)定首先用提取拓樸的所有耦合路徑的最小距離計算，然后不平衡的最大長度為這個最小距離的幾倍（默認(rèn)為 8） Crosstalk 對于串?dāng)_分析，需要確定以下信息： z Geometry Window：用來說明在仿真時距離主網(wǎng)絡(luò)的互連線邊緣多少范圍內(nèi)（橫向和縱向均考慮）的網(wǎng)絡(luò)需要作為干擾源來考慮。如圖 229所示。圖 2－29 Crosstalk說明 z Min Coupled Length：最小耦合長度。用來說明在 Geometry Windows范圍內(nèi)，兩根相鄰線至少需要有多長的平行走線距離才考慮它們之間的串?dāng)_。 z Min Neighbor Capacitance：最小耦合電容。確定在 Geometry Windows范圍內(nèi)，線與線之間的最小電容耦合程度，在這個最小電容耦合度上進(jìn)行串?dāng)_分析。 SSN Do Plane Modelling：此項用在對地平面進(jìn)行分析時，選擇該項，仿真器就將實平面當(dāng)成分布電路來考慮。 3）選擇 Simulation Tab，如圖 2－30所示: 圖 230 Analysis Prefences窗口的 Simulation標(biāo)簽欄在運行仿真前，還需要對仿真的脈沖參數(shù)進(jìn)行定義： Pulse cycle count：通過指定系統(tǒng)傳輸?shù)拿}沖數(shù)目來確定仿真的持續(xù)時間。 Pulse Clock Frequency：確定仿真中用來激勵驅(qū)動器的脈沖電壓源的頻率。 Pulse Duty cycle：脈沖占空比。 Pulse/Step offset：脈沖偏移量，用來控制主網(wǎng)絡(luò)驅(qū)動器與相鄰網(wǎng)絡(luò)驅(qū)動器之間的激勵時間差。如果該值為正，則相鄰網(wǎng)絡(luò)驅(qū)動器在主網(wǎng)絡(luò)驅(qū)動器之后產(chǎn)生激勵。 Fixed Duration：指定仿真的持續(xù)時間長度。如果該值未確定，則仿真器動態(tài)的為每一次仿真選擇時長。當(dāng)該值確定時，仿真運行的時間就為該項中所確定的固定時間長度。此項值的大小與波形文件的大小成正比。 Waveform Resolution(Time)：波形分辨率，決定仿真過程中產(chǎn)生波形的采樣數(shù)據(jù)點的多少。 Run Simulation in Debug mode：當(dāng)選擇該模式時，在仿真前仿真器會執(zhí)行該網(wǎng)絡(luò)的正確性檢查，在檢查通過后才進(jìn)行仿真。