各大公司硬件工程師面試題(編輯修改稿)
2025-06-27 07:36 本頁面
【文章內(nèi)容簡介】 ） 5（華為） 5請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？ 5用filpflop和logicgate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和currentstage，輸出 carryout和nextstage. （未知） 5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為） 5實(shí)現(xiàn)N位Johnson Counter,N=5。（南山之橋） 5用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知） 6BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 6寫異步D觸發(fā)器的verilog module。（揚(yáng)智電子筆試） module dff8(clk , reset, d, q)。 input clk。 input reset。 input [7:0] d。 output [7:0] q。 reg [7:0] q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 6用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset)。 input clk , reset。 output clk_o。 wire in。 reg out 。 always @ ( posedge clk or posedge reset) if ( reset) out = 0。 else out = in。 assign in = ~out。 assign clk_o = out。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q)。 input clk。 input reset。 input d。 output q。 reg q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 6請(qǐng)用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。（未知） 6一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的）。（威盛VIA 上海筆試試題） 6描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。（揚(yáng)智電子筆試） 7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。（未知） 7畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。（威盛） 7用FSM實(shí)現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： 0001100110110100100110 b： 0000000000100100000000 請(qǐng)畫出state machine；請(qǐng)用RTL描述其state machine。（未知） 7用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦－大唐筆試） 7用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))。（飛利浦－大唐筆試） 7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)
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