【文章內(nèi)容簡(jiǎn)介】 多問(wèn)題，最后在馬老師的辛勤指導(dǎo)下，終于可以解決一些小小的問(wèn)題，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。最后，對(duì)給過(guò)我?guī)椭鸟R老師和所有同學(xué)再次表示忠心的感謝! 參考文獻(xiàn)[1] 杜慧敏 基于Verilog的FPGA設(shè)計(jì)基礎(chǔ) 西安電子科技大學(xué)出版社，2006，2[2]楊開(kāi)陵 徐巧玉等 FPGA那些事兒verilog HDL建模設(shè)計(jì) 北京航空航天大學(xué)出版社，2013，8[3]王金明 數(shù)字系統(tǒng)設(shè)計(jì)與verilog HDL（第3版） 電子工業(yè)出版社 2009[4]夏宇聞 Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 北京航空航天大學(xué)出版社 2003附錄A 設(shè)計(jì)源代碼//按鍵電平檢查// detect_modulemodule detect_module(clk,rst,pin_in,h2l_sig,l2h_sig)。input clk。input rst。input pin_in。output h2l_sig。output l2h_sig。/******************************/parameter t100us=1139。d1999。/******************************/reg[10:0]count1。reg isen。always@(posedge clk or negedge rst) if(!rst) begin count1=1139。d0。 isen=139。d0。 endelse if(count1==t100us) isen=139。b1。else count1=count1+139。b1。/***************/reg h2l_f1。reg h2l_f2。reg l2h_f1。reg l2h_f2。always@(posedge clk or negedge rst) if(!rst) begin h2l_f1=139。b1。 h2l_f2=139。b1。 l2h_f1=139。b0。 l2h_f2=139。b0。 end else begin h2l_f1=pin_in。 h2l_f2=h2l_f1。 l2h_f1=pin_in。 l2h_f2=l2h_f1。 end/****************************/assign h2l_sig=isen?(h2l_f2amp。!h2l_f1):139。b0。assign l2h_sig=isen?(!l2h_f2amp。l2h_f1):139。b0。/*********************/endmodule//按鍵10ms延時(shí)塊//module delay_module(clk,rst,h2l_sig,l2h_sig,pin_out)。input clk。input rst。input h2l_sig。input l2h_sig。output pin_out。/**************************/parameter t1ms=1639。d19_999。/*******************/reg[15:0]count1。always@(posedge clk or negedge rst) if(!rst) count1=1639。d0。 else if(iscountamp。amp。count1==t1ms) count1=1639。d0。 else if(iscount) count1=count1+139。b1。 else if(!iscount) count1=1639。d0。/************************/reg[3:0]count_ms。always@(posedge clk or negedge rst) if(!rst) count_ms=439。d0。 else if(iscountamp。amp。count1==t1ms) count_ms=count_ms+139。b1。 else if(!iscount) count_ms=439。d0。/*********************/reg iscount。reg rpin_out。reg [1:0]i。always@(posedge clk or negedge rst) if(!rst) begin iscount=139。b0。 rpin_out=139。b0。 i=239。d0。 end else case(i) 339。d0: if(h2l_sig) i=239。d1。 else if(l2h_sig) i=239。d3。 339。d1: if(count_ms==439。d10)begin iscount=139。b0。 rpin_out=139。b1。 i=239。d2。 end else iscount=139。b1。 339。d2: begin rpin_out=139。b0。 i=239。d0。 end 339。d3: if(count_ms==439。d10) begin iscount=139。b0。 i=239。d0。 end else iscount=139。b1。 endcase /*******************/assign pin_out=rpin_out。/************************/endmodule//電平檢查和10ms延時(shí)組合模塊//module debounce_module(clk,rst,pin_in,pin_out)。input clk。input rst。input pin_in。output pin_out。/********************/wire h2l_sig。wire l2h_sig。detect_module U1(.clk(clk), .rst(rst), .pin_in(pin_in), //input from top .h2l_sig(h2l_sig), //output to U2 .l2h_sig(l2h_sig))。//output to U2/*******************/delay_module U2(.clk(clk), .rst(rst), .h2l_sig(h2l_sig),//input from U1 .l2h_sig(l2h_sig),//input from U1 .pin_out(pin_out))。//output to top/*************/endmodule//時(shí)鐘分頻塊// divisionmodule clk_div(clk,rst,time1hz,time50hz,enb1hz)。input clk。//sysytem clk,10khz。input rst。//system reset,active lowoutput time1hz。//1hz pulle singal,1bitoutput time50hz。//500hz pule sigal,1bitoutput enb1hz。//1hz square signalwire clk。wire rst。reg time1hz。reg time50hz。reg enb1hz。//modular 10000 counterreg [16:0] t。//base10000 counter,009999。always@(posedge clk or negedge rst) if(~rst) t=0。 else if(t=9999) t=0。 else t=t+139。b1。//decode the counter value to get output signal//generate time1hzalways@(posedge clk or negedge rst) if(~rst) time1hz=0。else time1hz=(t=5000)。 //generate time500hzalways@(posedge clk or negedge rst) if(~rst) time50hz=0。else time50hz =(t[5:0]==200)。//generate enb1hzalways@(posedge clk or negedge rst) if(~rst) enb1hz=0。else enb1hz=(t=5000)。 endmodule//掃描計(jì)數(shù)塊// countermodule scan_t(time50hz,clk,rst,sel,led_sel)。input time50hz。//1 bit 500hz pulse signalinput clk。input rst。output[2:0] sel。//08counter valueoutput[2:0] led_sel。//2cycle delay of selwire time50hz。wire clk。wire rst。reg[2:0] sel。reg [2:0]led_sel。//modular 8 counteralways@(posedge clk or negedge rst) if(!rst) sel=0。 else if(time50hz) sel=sel+139。b1。//delay sel 2 cyclereg[2:0] d0。always@(posedge clk or negedge rst) if(~rst) {led_sel,d0}=0。 else {led_sel,d0}={d0,sel}。 endmodule//// countermodule time_t(time1hz,clk,rst,hh,hl,mh,ml,sh,sl)。//input[3:0] add_tr。//three key,active highinput time1hz