靜電放電及其抗擾度試驗(編輯修改稿)
2025-05-29 05:49 本頁面
【文章內容簡介】 22年最后一期 IEEE EMC上發(fā)表兩篇文章 。 對靜電放電抗擾度試驗和試驗標準進行了研究 。13實驗裝置示意圖14研究結果? ESD失效電平與感應環(huán)上環(huán)感應的電壓有很好的相關性 。? 峰值電流的導數(shù)和上升時間與失效電平?jīng)]有很好的相關性 。? 環(huán)上的感應電壓是超高速 CMOS器件失效電平的最好指標，由于器件使用高速 CMOS的成分在增加而且未來將繼續(xù)增加，所以需要修改 ESD標準 。15二、主要進展16故障 現(xiàn) 象 模 擬 器 放 電電壓 /kV內 RAM的 0~R7單 元內容出 錯ESS200AX ～ ～ NSG435 ～ ～ 外 RAM存 儲 器內容被改寫ESS200AX ～ ～ NSG435 ～ ～ 兩種模擬器效應試驗結果比較17兩種模擬器的波形參數(shù) 放電電壓kV ESS200AX NSG435 tr/ /ps Ip /A I30ns /A I60ns /A Tr /ps Ip /A I30ns /A I60ns /A 2 883 769 4 923 734 6 896 743 8 907 733 ESD電流基本參數(shù)均符合 IEC標準要求，并不能看出兩種模擬器的差異。18兩模擬器 ESD電流上升前沿并不重合，上升沿的陡峭程度將影響其包含的高頻成分，進而影響
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