ddr3布局布線規(guī)則與實(shí)例(編輯修改稿)
2025-05-04 05:31 本頁面
【文章內(nèi)容簡介】 。 DDR3（64bits）Fly‐by 型拓?fù)浣榻B 當(dāng)采用 Fly‐by 的拓?fù)浣Y(jié)構(gòu)時(shí)，在設(shè)計(jì)中請注意以下事項(xiàng)。 ■ DDR 控制器集成了地址鏡像功能。 ■ 終端電阻不可以省略。 2GB DDR 布局布線建議 4 片 DDR 共計(jì) 2GB 內(nèi)存。 ■ 保證 T 型拓?fù)涞膶ΨQ性。 ■ 減少過孔，避免多次換層。 ■ 禁止分割走線下的參考層。 圖 4 是 T 型拓?fù)涞慕Y(jié)構(gòu)框圖，在 設(shè)計(jì)中，ADDR/CMD/CTRL 信號會用到這種拓?fù)浣Y(jié)構(gòu)。 圖 4ADDR/CMD/CTRL 信號拓?fù)浣Y(jié)構(gòu) 圖 5 給出了 DDR 各數(shù)據(jù)線（64bits）的布線結(jié)構(gòu)圖，它是點(diǎn)對點(diǎn)的布線方式，以字節(jié)為單位，具體布線約束見上文表 2。 圖 5 點(diǎn)對點(diǎn)的數(shù)據(jù)線布線結(jié)構(gòu)示圖 4GB DDR 布局布線建議 在 設(shè)計(jì)中，當(dāng)選用 4GB DDR（8 片 DDR）設(shè)計(jì)時(shí)，建議使用 CS[1:0]兩個(gè)片選信號，每個(gè)片選信號各控制 2GB DDR（各控制 4 片 DDR）。當(dāng)采用這種結(jié)構(gòu)時(shí)，終端匹配電阻是不可或缺的。各信號組的拓?fù)浣Y(jié)構(gòu)如圖 6/7/8/9 所示。 圖 6 ADDR/CMD 信號拓?fù)? 圖 7 CTRL 控制信號拓?fù)? 圖 8 數(shù)據(jù)線拓?fù)? 圖 9 時(shí)鐘線拓?fù)? 4. DDR 布局布線實(shí)例 本節(jié)列出了 2 種布局布線方式，截圖均出自官方 EVM 板。 4 片DDR T 型拓?fù)鋵?shí)例 該例用了 4 片 DDR3，共計(jì) 2GB 內(nèi)存，采用 T 型拓?fù)浣Y(jié)構(gòu)。具體說明見下文表 3 和圖 10 / 11 / 12。 表 3 顏色對照表 圖 10 DDR3 頂層布線 圖 11 DDR3 內(nèi)層布線
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