【文章內(nèi)容簡(jiǎn)介】 =z’，D2=z，D3=140：畫(huà)出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？畫(huà)出Y=A*B+C的CMOS電路圖，畫(huà)出Y=A*B+C*D的CMOS電路圖。利用與非門和或非門實(shí)現(xiàn)Y=A*B+C(D+E)=((AB’)(CD)’(CE)’)’三個(gè)兩輸入與非門，一個(gè)三輸入與非門Y=A*B+C=((AB)’C’)一個(gè)反相器，兩個(gè)兩輸入與非門Y=A*B+C*D=((AB)’(CD)’)’三個(gè)兩輸入與非門41：用與非門等設(shè)計(jì)全加法器？（華為）《數(shù)字電子技術(shù)基礎(chǔ)》192頁(yè)。通過(guò)摩根定律化成用與非門實(shí)現(xiàn)。42：A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制？（與非與非形式）先畫(huà)出卡諾圖來(lái)化簡(jiǎn)，化成與或形式，再兩次取反便可。43：畫(huà)出一種CMOS的D鎖存器的電路圖和版圖？也可以將右圖中的與非門和反相器用CMOS電路畫(huà)出來(lái)。44：LATCH和DFF的概念和區(qū)別？45：latch與register的區(qū)別,？ latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。46：用D觸發(fā)器做個(gè)二分頻的電路？畫(huà)出邏輯電路？modulediv2(clk,rst,clk_out)。input clk,rst。outputregclk_out。always@(posedge clk)beginif(!rst)clk_out =0。elseclk_out =~ clk_out。endendmodule現(xiàn)實(shí)工程設(shè)計(jì)中一般不采用這樣的方式來(lái)設(shè)計(jì)，二分頻一般通過(guò)DCM來(lái)實(shí)現(xiàn)。通過(guò)DCM得到的分頻信號(hào)沒(méi)有相位差?；蛘呤菑腝端引出加一個(gè)反相器。47：什么是狀態(tài)圖？狀態(tài)圖是以幾何圖形的方式來(lái)描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。48：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢？module counter7(clk,rst,load,data,cout)。input clk,rst,load。input [2:0] data。output reg [2:0] cout。always@(posedge clk)beginif(!rst)cout=3’d0。else if(load)cout=data。else if(cout=3’d6)cout=3’d0。elsecout=cout+3’d1。endendmodule49：你所知道的可編程邏輯器件有哪些？ PAL，PLA，GAL，CPLD，F(xiàn)PGA50：用Verilog或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)消除一個(gè)glitch（毛刺）？將傳輸過(guò)來(lái)的信號(hào)經(jīng)過(guò)兩級(jí)觸發(fā)器就可以消除毛刺。（這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除）module(clk,data,q_out)input clk,data。output reg q_out。reg q1。always@(posedge clk)beginq1=data。q_out=q1。endendmodule51：SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM的區(qū)別?SRAM：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM需要不停的REFRESH，制造成本較高，通常用來(lái)作為快取(CACHE)記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失DRAM：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED)電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比SRAM便宜，但訪問(wèn)速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。SSRAM：即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。對(duì)于SSRAM的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。SDRAM：即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。52：有四種復(fù)用方式，頻分多路復(fù)用，寫(xiě)出另外三種？四種復(fù)用方式：頻分多路復(fù)用（FDMA），時(shí)分多路復(fù)用（TDMA），碼分多路復(fù)用（CDMA），波分多路復(fù)用（WDMA）。53：ASIC設(shè)計(jì)流程中什么時(shí)候修正Setup time violation和Hold time violation?如何修正？解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（上海筆試試題）見(jiàn)前面的建立時(shí)間和保持時(shí)間，violation違反，不滿足54：給出一個(gè)組合邏輯電路，要求分析邏輯功能。所謂組合邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的關(guān)系，并指出電路的邏輯功能。分析過(guò)程一般按下列步驟進(jìn)行：1：根據(jù)給定的邏輯電路，從輸入端開(kāi)始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。2：根據(jù)輸出函數(shù)表達(dá)式列出真值表；3：用文字概括處電路的邏輯功能；55：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘頻率2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說(shuō)的加兩級(jí)觸發(fā)器）。4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)56：基爾霍夫定理的內(nèi)容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時(shí)，流向某一結(jié)點(diǎn)的電流之和恒等于由該結(jié)點(diǎn)流出的電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中的任一回路繞行一周，在該回路上電動(dòng)勢(shì)之和恒等于各電阻上的電壓降之和。57：描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電路系統(tǒng)中，把輸出回路中的電量（電壓或電流）輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。58：有源濾波器和無(wú)源濾波器的區(qū)別無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。59：給了reg的setup，hold時(shí)間，求中間組合邏輯的delay范圍。Tdelay Tperiod Tsetup –TholdTperiodTsetup+Thold+Tdelay（用來(lái)計(jì)算最高時(shí)鐘頻率）Tco= Tsetup+Thold即觸發(fā)器的傳輸延時(shí)60、時(shí)鐘周期為T,觸發(fā)器D1的寄存器到輸出時(shí)間（觸發(fā)器延時(shí)Tco）最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。T3setupT+T2max時(shí)鐘沿到來(lái)之前數(shù)據(jù)穩(wěn)定的時(shí)間（越大越好），一個(gè)時(shí)鐘周期T加上最大的邏輯延時(shí)。T3holdT1min+T2min時(shí)鐘沿到來(lái)之后數(shù)據(jù)保持的最短時(shí)間，一定要大于最小的延時(shí)也就是T1min+T2min6給出某個(gè)一般時(shí)序電路的圖，有Tsetup，Tdelay，Tckq（Tco），還有clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。T+TclkdealyTsetup+Tco+Tdelay。TholdTclkdelay+Tco+Tdelay。保持時(shí)間與時(shí)鐘周期無(wú)關(guān)6實(shí)現(xiàn)三分頻電路，3/2分頻電路等（偶數(shù)倍分頻 奇數(shù)倍分頻）圖2是3分頻電路，用JKFF實(shí)現(xiàn)3分頻很方便，不需要附加任何邏輯電路就能實(shí)現(xiàn)同步計(jì)數(shù)分頻。但用DFF實(shí)現(xiàn)3分頻時(shí)，必須附加譯碼反饋電路，如圖2所示的譯碼復(fù)位電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用NOR門電路把Q2，Q1=“11B”的狀態(tài)譯碼產(chǎn)生“H”電平復(fù)位脈沖，強(qiáng)迫FF1和FF2同時(shí)瞬間（在下一時(shí)鐘輸入Fi的脈沖到來(lái)之前）復(fù)零，于是Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻的周期，這種“毛刺”僅在Q1中存在，實(shí)用中可能會(huì)造成錯(cuò)誤，應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾波電路來(lái)濾除，或者僅使用Q2作為輸出。DFF的3分頻，還可以用AND門對(duì)Q2，Q1譯碼來(lái)實(shí)現(xiàn)返回復(fù)零。6名詞解釋CMOS（Complementary Metal Oxide Semiconductor），互補(bǔ)金屬氧化物半導(dǎo)體，電壓控制的一種放大器件。是組成CMOS數(shù)字集成電路的基本單元。MCU(MicroControllerUnit)中文名稱為微控制單元，又稱單片微型計(jì)算機(jī)(SingleChipMicroputer)或者單片機(jī)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計(jì)算機(jī)的CPU、RAM、ROM、定時(shí)數(shù)計(jì)器和多種I/O接口集成在一片芯片上，形成芯片級(jí)的計(jì)算機(jī)，為不同的應(yīng)用場(chǎng)合做不同組合控制。RISC（reduced instruction set puter，精簡(jiǎn)指令集計(jì)算機(jī)）是一種執(zhí)行較少類型計(jì)算機(jī)指令的微處理器，起源于80年代的MIPS主機(jī)（即RISC機(jī)），RISC機(jī)中采用的微處理器統(tǒng)稱RISC處理器。這樣一來(lái)，它能夠以更快的速度執(zhí)行操作（每秒執(zhí)行更多百萬(wàn)條指令，即MIPS）。因?yàn)橛?jì)算機(jī)執(zhí)行每個(gè)指令類型都需要額外的晶體管和電路元件，計(jì)算機(jī)指令集越大就會(huì)使微處理器更復(fù)雜，執(zhí)行操作也會(huì)更慢。CISC是復(fù)雜指令系統(tǒng)計(jì)算機(jī)（Complex Instruction Set Computer）的簡(jiǎn)稱，微處理器是臺(tái)式計(jì)算機(jī)系統(tǒng)的基本處理部件，每個(gè)微處理器的核心是運(yùn)行指令的電路。指令由完成任務(wù)的多個(gè)步驟所組成，把數(shù)值傳送進(jìn)寄存器或進(jìn)行相加運(yùn)算。DSP（digital signal processor）是一種獨(dú)特的微處理器，是以數(shù)字信號(hào)來(lái)處理大量信息的器件。其工作原理是接收模擬信號(hào)，轉(zhuǎn)換為0或1的數(shù)字信號(hào)。再對(duì)數(shù)字信號(hào)進(jìn)行修改、刪除、強(qiáng)化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實(shí)時(shí)運(yùn)行速度可達(dá)每秒數(shù)以千萬(wàn)條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過(guò)通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度，是最值得稱道的兩大特色。FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)PCI(Peripheral Component Interconnect)外圍組件互連，一種由英特爾（Intel）公司1991年推出的用于定義局部總線的標(biāo)準(zhǔn)。ECC是“Error Co