dsp原理與應(yīng)用---第8章dsp系統(tǒng)設(shè)計(編輯修改稿)
2025-04-18 03:03 本頁面
【文章內(nèi)容簡介】 …… 時鐘 器件的時鐘選項 ? 大多數(shù)器件片內(nèi)均包含振蕩電路，只需外加晶體和 2個負(fù)載電容即可產(chǎn)生所需的時鐘信號。也可禁止片內(nèi)振蕩電路，直接由外部提供時鐘信號 ? TI DSP更提供多種靈活的時鐘選項： ? 片內(nèi)／片外振蕩器 ? 片內(nèi) PLL ? PLL分頻／倍頻系數(shù)可由硬件／軟件配置 ? 不同的 DSP時鐘可配置的能力可能不同，使用前應(yīng)參考各自的數(shù)據(jù)手冊 時鐘 時鐘電路：晶體 CLOAD = C1 x C2 C1 + C2 DSP C1 C2 Internal Oscillator ? 優(yōu)點： ?電路簡單：只需晶體＋ 2個電容 ?價格便宜，占地小 ?時鐘信號電平自然滿足要求 ? 缺點： ?驅(qū)動能力差，不同給其他器件使用 ?頻率范圍?。?20KHz～ 60MHz ? 注意： ?負(fù)載電容：配置正確的負(fù)載電容 ?C6000、 C5510等 DSP無 OSC 晶體 時鐘 時鐘電路：晶振 晶振 C1 C2 Oscillator ? 優(yōu)點： ?電路簡單 ?占地小 ?頻率范圍寬： 1Hz～ 400MHz ?驅(qū)動能力強：可提供多個器件使用 ? 缺點： ?成本較高 ?頻率生產(chǎn)時已確定，多個獨立的時鐘需要多個晶振 ? 注意： ?使用時要注意時鐘信號電平，一般為 5V或 ，要求 ，如 VC540 VC540 VC5409和F281x 時鐘 時鐘電路：可編程時鐘芯片（ 1） 時鐘 時鐘電路：可編程時鐘芯片（ 2） ? 優(yōu)點： ?電路簡單、占地?。嚎删幊虝r鐘芯片＋晶體＋ 2個外部電容 ?多個時鐘輸出，可產(chǎn)生特殊的頻率值，適合于多時鐘源的系統(tǒng) ?驅(qū)動能力強：可提供多個器件使用 ?頻率范圍寬：最大可達(dá) 200MHz ? 缺點： ?成本較高，但對于多時鐘源系統(tǒng)來說，總體成本較低 ? 注意： ?時鐘信號電平一般為 5V或 ? 常用器件： ?CY22381（ 3個獨立的 PLL、 3個時鐘輸出引腳） $ ?CY2071A（ 1個 PLL、 3個時鐘輸出引腳） 時鐘驅(qū)動芯片 , IDT公司的 23xx系列 : 2300, 2304, 2308, 2309 輸出時延 (lowskew)輸出 ~133MHz操作范圍 (low jitter) 時鐘 時鐘信號電氣指標(biāo) ? 頻率 ? 信號電平 ? 時鐘上升時間和下降時間 ? 高／低電平脈沖寬度 ? 占空比 ? 驅(qū)動能力 時鐘 時鐘電路選擇原則 ? 系統(tǒng)中要求多個不同頻率的時鐘信號時，首選可編程時鐘芯片 ? 單一時鐘信號時，選擇晶體時鐘電路 ? 多個同頻時鐘信號時，選擇晶振 ? 盡量使用 DSP片內(nèi)的 PLL，降低片外時鐘頻率，提高系統(tǒng)的穩(wěn)定性 ? C6000、 C55 C5409A、 C541 C54 C5421和 C5441等 DSP片內(nèi)無振蕩電路，不能用晶體時鐘電路 ? VC540 VC540 VC5409和 F281x等 DSP時鐘信號的電平為，建議采用晶體時鐘電路 時鐘 使用 C6000系列 DSP片內(nèi) PLL（ 1） 時鐘 使用 C6000系列 DSP片內(nèi) PLL（ 2） 時鐘 時鐘對 PCB布局的影響 ? 用被動元件濾波方式給時鐘電路供電，供電電源加 10～ 100μF鉭電容旁路，每個電源引腳加 ～ 瓷片電容去耦 ? 晶振、負(fù)載電容、PLL濾波器等應(yīng)盡可能靠近時鐘器件 ? 在靠近時鐘源的地方串接 10–50Ω端接電阻，以提高時鐘波形的質(zhì)量 JTAG MPSD T M ST D IT D OP D ( + 5 V )T C K _ R E T1357911T C K2410128T R S TG N DG N DG N DG N Dk e y6E M U 0 13 14 E M U 1 E M U 1E M U 0E M U 2P D (+5 V )E M U 31357911H324610128G N DG N DG N DG N DG N Dk e yDSP EMU0 EMU1 TRST TMS TDI TDO TCK 仿真插頭 EMU0 EMU1 TRST TMS T
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1