計算機體系結(jié)構(gòu)學科發(fā)展簡介(編輯修改稿)
2025-02-14 19:36 本頁面
【文章內(nèi)容簡介】 消除或減少三種競爭造成的停頓周期 流水線競爭的解決 ?結(jié)構(gòu)競爭可以通過增加硬件資源來解決 ?數(shù)據(jù)競爭和控制競爭只有通過挖掘代碼指令之間的平行性，即通過開發(fā)和發(fā)現(xiàn)指令之間存在的可并行（重疊）執(zhí)行的可能性，然后對指令執(zhí)行順序進行調(diào)度，即用不相關(guān)的指令來填補本來應該停頓周期的方法，達到消除或減少停頓周期，提高指令執(zhí)行速度 3．指令級并行性 (ILP)開發(fā)技術(shù) ?ILP開發(fā)技術(shù)分兩大類： ?基于硬件的 ILP開發(fā)技術(shù)，又稱動態(tài)開發(fā) ILP技術(shù) ?基于軟件的 ILP開發(fā)技術(shù)，又稱靜態(tài)開發(fā) ILP技術(shù) 用于解決數(shù)據(jù)競爭的 ILP開發(fā)技術(shù) ?靜態(tài)調(diào)度技術(shù) ?動態(tài)調(diào)度技術(shù) ?采用改名技術(shù)的動態(tài)調(diào)度技術(shù) ?編譯分析數(shù)據(jù)相關(guān)性 ?軟件流水線 ?路經(jīng)調(diào)度 用于解決控制相關(guān)性的 ILP開發(fā)技術(shù) ?靜態(tài)轉(zhuǎn)移預測技術(shù) ?動態(tài)轉(zhuǎn)移預測技術(shù) ?靜態(tài)投機技術(shù) ?動態(tài)投機技術(shù) ?循環(huán)體展開技術(shù) ?延時轉(zhuǎn)移技術(shù) 三、指令多發(fā)射技術(shù) 1． 指令多發(fā)射技術(shù)概述 ?從 CPUtime = IC CPI CC公式出發(fā)，進一步提高 CPU性能的途徑是令 CPI1 ?要達到 CPI1的目的，必須做到每個時鐘周期發(fā)射多條指令，有多個處理部件和足夠的硬件資源來并行處理多條指令，達到平均每條指令的處理時間小于 1個時鐘周期 ?指令多發(fā)射處理器有兩類： ?超標量處理器 （ Superscalar processors） ? 超長指令字處理器 （ VLIW— very long instruction word） ?根據(jù)指令發(fā)射機制 ， 即調(diào)度 、 組織可同時發(fā)射指令的機制 ， 也可分為兩類： ?動態(tài)多發(fā)射機制 ， 即由硬件在程序執(zhí)行過程中調(diào)度 ?靜態(tài)多發(fā)射機制，即由編譯器在程序編譯過程中調(diào)度 2．超標量處理器 ? 超標量處理器流水線操作 超標量處理器的特點 ? 在一個周期里能發(fā)射 可變 數(shù)量的指令，通常為1～ 8條指令 /周期 ? 同時發(fā)射的指令 按規(guī)定搭配 ，不能自由搭配，即有限制：如同時發(fā)射的指令必須是獨立的，即無數(shù)據(jù)競爭，以及滿足訪存次數(shù)規(guī)定等等。 ? 采用靜態(tài)調(diào)度（ piler完成）和 /或動態(tài)調(diào)度（硬件完成）方法確定可同時發(fā)射的指令 3．超長指令字處理器（ VLIW） ?VLIW處理器特點 ?一次發(fā)射一條超長指令，其中包含 7個操作 ，而不像超標量處理器那樣一次發(fā)射多條指令 ?在超長指令當中多個操作按規(guī)定搭配順序排列，即指令類型不能任意搭配，操作順序不能任意顛倒 VLIW究竟有多長？ ? 以一個擁有多個功能單元的 VLIW處理器為例： ? 設(shè) 7個功能單元可支持： 2個整數(shù)操作 、 2個 FP操作 、 2個存儲器訪問操作和 1個轉(zhuǎn)移操作 ， 這樣這條含 7個操作的 VLIW的功能相當于 7條指令 ， 為支持每一功能單元正常工作 ， 應分配每一功能單元相應的數(shù)據(jù)域；一般每個數(shù)據(jù)域為16～ 24位 ? 這一 VLIW長度為： 16 bits 7 = 112 bits 或為 : 24 bits 7 = 168 bits ? 比較：一個擁有 7個功能單元的超標量處理器，一次發(fā)射 7條指令，總長度為 32 bits 7=224 bits ?超長指令字的組裝由編譯器完成，即由編譯器作靜態(tài)調(diào)度，選擇無相關(guān)性指令按搭配順序填入超長指令字 ?為充分發(fā)揮 VLIW處理器功能單元的作用，必須要有足夠多的可并行執(zhí)行指令提供給 VLIW，編譯器必須采用功能更強的全局調(diào)度技術(shù) 4．多發(fā)射處理器的技術(shù)難點 ?程序固有指令級并行性有限 是多發(fā)射處理器的本質(zhì)困難，需要的可并行執(zhí)行的指令數(shù)大致等于功能單元數(shù)乘以流水線級數(shù)。 ?多發(fā)射處理器硬件數(shù)量多、速度快，且復雜性高，從而成本高 。 ?超標量處理器的特殊困難 ?發(fā)射邏輯復雜且高速 ?動態(tài)調(diào)度硬件極其復雜 ?超長指令字處理器的特殊困難 ? 對編譯器的要求高 ? VLIW系列機二進制代碼兼容困難 四、 Cache技術(shù) ? Cache— 一種小容量的高速緩沖存儲器 ? Cache 在計算機中的位置 為什么要引入 Cache？ ? 首先看一下 CPU芯片速度與內(nèi)存儲器 DRAM芯片速度的差別有多大 CPU與 DRAM速度差意味著什么？ ?說明單純地改善 CPU的設(shè)計，一味追求提高 CPU的速度，并不能提高計算機整機的性能，因為高速 CPU的性能被低速的存儲器訪問所抵銷。 ?為了提高計算機整機性能，必須消除兩者性能差，或者僅可能縮小兩者性能差。 解決辦法 ?在高速 CPU與低速 Memory之間引入一個小容量的高速緩沖存儲器（ Cache），Cache速度與 CPU速度之差（不足 1個數(shù)量級）遠遠小于 CPU與 DRAM速度差（ 3個數(shù)量級～ 4個數(shù)量級），通過將存儲器分級的方法來緩解這一巨大的速度差，提高計算機的性能。 為什么引入 Cache能提高計算機性能？ ?問： 既然用作 Cache的 SRAM芯片的速度遠遠高于用作主存儲器的 DRAM芯片 ， 那么為什么主存儲器不用 SRAM芯片來實現(xiàn) ？ ?答案： SRAM的價格遠高于 DRAM，而且主存儲器的容量大，采用高速 SRAM使成本急劇上升，因此從性能 /價格綜合考慮只能采用小容量的 Cache。 ?問： 小容量的
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