位十進(jìn)制頻率計(jì)的設(shè)計(jì)計(jì)算機(jī)與電子等專業(yè)課程設(shè)計(jì)(編輯修改稿)
2025-02-12 10:06 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 =e(1),outy=d(7 downto 4))。u3:t10 port map(clk=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8))。u4:t10 port map(clk=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12))。 end architecture one。（3）、四位鎖存library ieee。 use 。entity reg4b is port ( load : in std_logic。 din : in std_logic_vector(3 downto 0)。 dout : out std_logic_vector(3 downto 0) )。end reg4b。architecture behav of reg4b isbegin process(load, din)begin if load39。event and load = 39。139。 then dout = din。 end if。 end process。end behav。（3）（4）、測(cè)頻控制器library ieee。 use 。use 。entity testctl is port ( clkk : in std_logic。 t_en,rst_t,load : out std_logic)。 end testctl。architecture behav of testctl is signal div2clk : std_logic。begin process( clkk ) begin if clkk39。event and clkk = 39。139。 then div2clk = not div2clk。 end if。 end process。 process (clkk, div2clk) begin if clkk=39。039。 and div2clk=39。039。 then rst_t = 39。139。 else rst_t = 39。039。 end if。 end process。 load = not div2clk 。 t_en =
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