ppm基帶系統(tǒng)的建模與vhdl設(shè)計(jì)課程設(shè)計(jì)(編輯修改稿)
2025-02-12 06:06 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 d_logic。 m:out std_logic)。end entity bijiaoqi_1。architecture fm1 of bijiaoqi_1 is signal zdf1,zdf2:std_logic。beginprocess(a1,a2,b1,b2)begin zdf1=a1 xor b1。 zdf2=a2 xor b2。 if zdf1=39。039。 and zdf2=39。039。then m=not zdf1。 else m=39。039。end if。end process。end architecture fm1。 library ieee。use 。use 。use 。entity pulsef isport(clk4,bj:in std_logic。out4:out std_logic)。end entity pulsef。architecture mm of pulsef isponent djhandport(a,b:in std_logic。o:out std_logic)。end ponent djhand。ponent djhnandport(a:in std_logic。o:out std_logic)。end ponent djhnand。ponent djhlatchPort(d,ena:in std_logic。q1:out std_logic)。end ponent djhlatch。signal g,e:std_logic。beginm1:djhand port map(a=bj,b=e,o=out4)。m2:djhnand port map(a=g,o=e)。m3:djhlatch port map(d=bj,q1=g,ena=clk4)。end architecture mm。library ieee。use 。entity djhnand isport(a:in std_logic。 o:out std_logic)。end entity djhnand。architecture fl of djhnand isbegin o= not a。end architecture fl。library ieee。use 。entity djhlatch isport(d,ena: in std_logic。 q1: out std_logic)。end entity djhlatch。architecture fl of djhlatch issignal sig_save:std_logic。beginprocess(d,ena) begin if e
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