eda課程設(shè)計(jì)--出租車計(jì)價(jià)器(編輯修改稿)
2025-02-12 04:43 本頁面
【文章內(nèi)容簡介】 清零，當(dāng)啟動信號有效時(shí)重新計(jì)數(shù)。四、總結(jié)與致謝通過為期兩周的課程設(shè)計(jì)，出租車計(jì)價(jià)器系統(tǒng)的設(shè)計(jì)已基本完成，能按預(yù)期的效果模擬汽車啟動、等待、停止、復(fù)位等功能，并顯示車費(fèi)數(shù)目等待時(shí)間及行駛路程。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言及CPLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。在本次設(shè)計(jì)中還存在很多不足，可以改進(jìn)的地方目前有以下幾點(diǎn):一、該設(shè)計(jì)雖然實(shí)現(xiàn)了基本的計(jì)費(fèi)和計(jì)程，但是很多問題并沒有解決，如本設(shè)計(jì)只實(shí)了一種車速的計(jì)費(fèi)。若要實(shí)現(xiàn)出租車的不同檔位下的計(jì)程計(jì)費(fèi)，還需要進(jìn)一步討論。二、該設(shè)計(jì)智能化水平較低，啟動、等待、復(fù)位等信號需要人為輸入，若在實(shí)際中出現(xiàn)操作偏差，會導(dǎo)致計(jì)費(fèi)不準(zhǔn)確。同時(shí)，感謝課程設(shè)計(jì)過程中楊紅娟老師的耐心指導(dǎo)，感謝同學(xué)們的相互糾正。五、參考文獻(xiàn)[1] 黃仁欣．EDA技術(shù)實(shí)用教程．北京：清華大學(xué)出版社，2006[2] 潘松，黃繼業(yè)．EDA技術(shù)與VHDL．北京：清華大學(xué)出版社，2009[3] 江國強(qiáng)編著．EDA技術(shù)與應(yīng)用（第三版）．.北京：電子工業(yè)出版社，2010[4] 夏宇聞編著．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程．.北京：北京航空航天大學(xué)出版社，2008[5] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社，2010[6] 周潤景，蘇良碧．基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社，2010[7] (美國)Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松．Verilog HDL數(shù)字設(shè)計(jì)與綜合（第2版）．北京：電子工業(yè)出版社，2009[8] 云創(chuàng)工作室．Verilog HDL程序設(shè)計(jì)與實(shí)踐．北京：人民郵電出版社，2009[9] 劉福奇，劉波．Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講．北京：電子工業(yè)出版社，2009[10] 張延偉，楊金巖，葛愛學(xué)．verilog hdl程序設(shè)計(jì)實(shí)例詳解．北京：人民郵電出版社，2008附錄（程序源代碼）library ieee。use 。use 。use 。entity taxi isport(clk:in std_logic。 start:in std_logic。 wait_signal:in std_logic。 mile:in std_logic。 one_way:in std_logic。 rst:in std_logic。 cost0,cost1,cost2,cost3:out std_logic_vector(3 downto 0)。 min0,min1:out std_logic_vector(3 downto 0)。 km0,km1:out std_logic_vector(3 downto 0))。end。architecture bhv of taxi issignal mile_r1,mile_r2,mile_clk,start_r,clk1hz:std_logic。signal count:integer range 0 to 29。signal sec:integer range 0 to 59。signal c0,c1,c2,c3:std_l
電大資料相關(guān)推薦
鄂ICP備17016276號-1