eda課程設(shè)計(jì)--簡(jiǎn)易頻率計(jì)設(shè)計(jì)(編輯修改稿)
2025-02-09 15:30 本頁面
【文章內(nèi)容簡(jiǎn)介】 。 reg[15:0] TEMP。 reg FLOW_UP。 parameter B_SIZE=16。 //二進(jìn)制位寬，為便于移植，所有定義了成參數(shù) reg[B_SIZE+3:0] bcd。 //轉(zhuǎn)換后的BCD碼的位數(shù)要比二進(jìn)制多4位 reg[B_SIZE1:0] binary。 reg[B_SIZE1:0] bin。 reg[B_SIZE+3:0] result。 //計(jì)數(shù)器完成計(jì)數(shù)得到二進(jìn)制表示的頻率數(shù)值 always @(CLOCK_IN or RESET or LOAD or COUNTER_CLR) begin if(RESET|COUNTER_CLR) begin TEMP=0。 FLOW_UP=0。 end else if(LOAD) binary=TEMP。 else if(TEMP9999) begin FLOW_UP=1。 binary=9999。 end else if(CLOCK_IN) TEMP=TEMP+1。 end //將二進(jìn)制表示（或十六進(jìn)制表示）的數(shù)轉(zhuǎn)換為BCD碼的形式，便于數(shù)碼管譯碼顯示 always @(binary or RESET) begin bin=binary。 result=0。 if(RESET) bcd=0。 else begin repeat(B_SIZE1) begin result[0]=bin[B_SIZE1]。 if(result[3:0]4) result[3:0]=result[3:0]+439。d3。 if(result[7:4]4) result[7:4]=result[7:4]+439。d3。 if(result[11:8]4) result[11:8]=result[11:8]+439。d3。 if(result[15:12]4) result[15:12]=result[15:12]+439。d3。 if(result[19:16]4) result[19:16]=result[19:16]+439。d3。 result=result1。 bin=bin1。 end result[0]=bin[B_SIZE1]。 bcd=result。 end end assign COUT=bcd[15:0]。endmodule module FREQUENCY_DISPLY_BLOCK(DOUT,DCLK_IN,RESET,CDIN)。 output[10:0] DOUT。 input[15:0] CDIN。 input DCLK_IN。 input RESET。 reg[10:0] DOUT。 reg[3:0] Temp1。 reg[1:0] 。 always @(posedge DCLK_IN) //設(shè)置成動(dòng)態(tài)掃描 begin if(
范文總結(jié)相關(guān)推薦
鄂ICP備17016276號(hào)-1