深亞微米下低功耗設(shè)計方法(編輯修改稿)
2025-02-09 11:24 本頁面
【文章內(nèi)容簡介】 電路的襯底偏置效應(yīng)動態(tài)的改變器件的閾值電壓，從而可以節(jié)省芯片的靜態(tài)功耗。近年來，采用銅互連技術(shù)和低介質(zhì)常數(shù)減少了互連線的電阻和寄生電容，在柵極方面，采用高介電常數(shù)取代二氧化硅和采用金屬柵極取代多晶硅柵極，降低了柵極的電阻和寄生電容，降低了柵極的漏電流。另外利用倒裝芯片技術(shù)等封裝連接技術(shù)可以大大減小 I/O 口的靜態(tài)功耗。 . 電路級的低功耗方法 . 多電源電壓技術(shù) 對于一個設(shè)計可以分為不同的區(qū)域，不同的區(qū)域提供不同的供電電壓，如可以將一個設(shè)計劃分 為存儲器模塊、嵌入式處理器模塊以及其它的邏輯模塊。這樣不同的模塊根據(jù)性能的要求不同可以使用不同的供電電壓，從而可以有效的降低芯片的動態(tài)功耗。需要提供電平轉(zhuǎn)換單元（ Level Shifted）用于不同的電壓域（ Power Domin）之間進(jìn)行信號的傳遞，包括從低電壓域的信號傳遞到高電壓域的電平轉(zhuǎn)化單元和從高電壓域的信號傳遞到低電壓域的電平轉(zhuǎn)化單元。 . 路徑平衡技術(shù) 在組合邏輯電路中，對于一個邏輯門來說其多個輸入端的信號到達(dá)時間由于路徑延時的不同而不同，這樣會產(chǎn)生所謂的競爭冒險現(xiàn)象，即在邏輯門的輸出為穩(wěn)定的邏輯值 之前會有毛刺產(chǎn)生。毛剌為短暫的跳變信號，對于同歩電路來說只要毛刺不出現(xiàn)在時鐘電路上并且滿足建立和保持時間就不會對同歩電路的邏輯功能造成影響，但是毛刺的出現(xiàn)會增加電路的跳變次數(shù)從而增加電路的動態(tài)功耗。 通過采用路徑平衡的技術(shù)使得到達(dá)邏輯門的信號之間的延時一致從而減少毛刺的產(chǎn)生，減少了電路的翻轉(zhuǎn)率，從而降低了電路的動態(tài)功耗。常見的路徑平衡技術(shù)如減少路徑的延遲級數(shù)，使得路徑級數(shù)相一致，從而使得信號的延時一致。 . 門級低功耗技術(shù) . 門級電路的功耗優(yōu)化 門級電路的功耗優(yōu)化主要用在后端布局布線的歩驟中，用于對己經(jīng)映射過的門級網(wǎng)表所進(jìn)行的優(yōu)化。比如改變邏輯門的驅(qū)動能力，交換引腳、技術(shù)映射、相位分配、插入緩沖器等方法。 . 多閾值電壓功耗技術(shù) 隨著工藝的減小，電源電壓
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